至时个位计数器 & 至分个位计数器 & & 1 校时脉冲 3.3k? ＋5V & 分十位 进位脉冲 & 1 & 秒十位 进位脉冲 C2 0.01?F S2 3.3k? C1 0.01?F S1 图10 校时电路 需要注意的是，校时电路是由与非门构成的组合逻辑电路，开关S1 或S2 为“0”或“1”时，可能会产生抖动，接电容C1 、C2 可以缓解抖动。必要时还应将其改为去抖动开关电路。
表2校时开关的功能
S2 1 1 0 3.5 译码与显示电路
S1 1 0 1 功能 计数 校分 校时 译码和数码显示电路是将数字钟和计时状态直观清晰的放映出来，被人们的视觉器官所接受，它的任务就是将计数器输出的8421BCD码译成数码器显示所需要的高低电平。本设计借助于数字试验箱，由于条件限制，故秒的个位和十位用发光二极管代替[12]。 3.6 定时控制电路
数字钟在指定的时刻发出信号，或驱动音响电路“闹时”；或对某装置的电源进行接通或断开“控制”。不管是闹时还是控制，都要求时间准确，即信号的开始时刻与持续时间必须满足规定的要求[13]。
例：要求上午7时59分发出闹时信号，持续时间为1分钟。 设计的电路图如图11所示。
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分十位 分个位 时个位 M Z Q0 Q2 Q0 Q3 & & 1kHz 74LS20 74LS03 图11 定时控制电路
Q0 Q1 Q2 & ＋5V & RL 3.3k? & & 74LS00 1k? ＋5V 22? 3DG130 8? 音响电路 7时59分对应数字钟的时个位计数器的状态为(Q3Q2Q1Q0)H1?0111,分十位计数器的状态为(Q3Q2Q1Q0)M2?0101，分个位计数器的状态为(Q3Q2Q1Q0)M1?1001。若将上述计数器输出为“1”的所有输出端经过与门电路去控制音响电路，就可以使音响电路正好在7点59分响，持续1分钟后停响。所以闹时控制信号Z的表达式为
Z?(Q2Q1Q0)H1?(Q2Q0)M2?(Q3Q0)M1?M
式中，M为上午的信号输出，要求M=1。
如果用与非门实现上式所表示的逻辑功能，则可以将Z进行布尔代数变换，即
Z?(Q2Q1Q0)H1?M?(Q2Q0)M2?(Q3Q0)M1
由电路图可见，上午7点59分，音响电路的晶体管导通，则扬声器发出1kHz的声音。持续1分钟到8点整晶体管因为输入端为“0”而截止，电路停闹[14]。 3.7 正点报时电路
仿广播电台正点报时电路的功能要求是：每当数字钟计时快要到正点时发出声响，通常按照4 低音1 高音的顺序发出间断声响，以最后一声高音结束的时刻为正点时刻。设四声低音（约500Hz）分别发生在59分51秒、53秒、55秒、57秒，最后一声高音（约1kHz）发生在59秒，它们的持续时间为1s。
由此可见，报时时分和秒计数器的状态不变的是59分，秒十位计数器的状态为:（QdQcQbQa）只有秒个位计数器Qds1的状态可用来控制1kHz和500Hzds2=0101亦不变，的音频[15]。
下表列出了秒计数器的状态：
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表3 秒个位计数器的时态
CP(秒) Q3s1 50 51 52 53 54 55 56 57 58 59 00 0 0 0 0 0 0 0 0 1 1 0 Q2s1 0 0 0 0 0 1 1 1 0 0 0 Q2s1 0 0 1 1 0 0 1 1 0 0 0 Q0s1 0 1 0 1 0 1 0 1 0 1 0 功能 鸣低音 停 鸣低音 停 鸣低音 停 鸣低音 停 鸣高音 停 由表可得：当 Q3s1=“0”时为500Hz输入音响；
当Q3s1=“1”时1kHz输入音响。
由此可设计如图12所示电路图。
只有当分十位的Q2M2Q0M2=11，分个位的Q3M1Q0M1=11，秒十位的Q2S2Q0S2=11，秒个位的Q0S1=1时音响电路才能工作。
图12 仿电台报时电路
分十位分个位Q0Q2Q0Q3&1&秒十位秒个位Q0Q2Q011kHz秒个位Q31&&&&1音响电路500Hz4 装调与测试
由图1所示的数字钟系统组成框图按照信号的流向分级安装，逐级级联，这里的每一级是指组成数字钟的各功能电路。特别是频率计的安装调试更为重要，因为它可以为下面的设计提供稳定的秒脉冲信号。级联时如果出现时序配合不同步，或尖峰脉
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冲干扰，可以增加多级逻辑门来延时。
如果显示字符变化很快，模糊不清，可能是由于电源电流的跳变引起的，可在集成电路器件的电源端VCC加退耦滤波电容。通常用几十微法的大电容与 0.01 μF 的小电容相并联。经过联调并纠正设计方案中的错误和不足之处后，再测试电路的逻辑功能是否满足设计要求。由于设计电路较为复杂，故首先要确定好各部分之间的连接关系，然后后画出满足设计要求的总体逻辑电路图，如附录所示。
5 结论与讨论
基于常用数字芯片的数字钟设计电路较为复杂，能够将数模电方面的知识较好的体现在实际应用中，能够体现出本科所学的知识水平。
本设计采用振荡、分频、计数、显示等几个简单的电路模块，采用一些常见的电子器件，实现了数字电子钟正常显示时、分、秒的功能。
本设计实现了数字钟的正常计时，以数字形式显示时、分、秒的时间，分和秒的计时为60进位，小时的计时为12进制。
设计时，不仅要掌握每个元器件在电路中的功能，而且还要深刻理解电路的每个部分要实现的功能及其原理，找出最优的设计方案。
在设计初期曾尝试制作电路板，但由于制作工艺等原因，最终选择使用数字实验箱来检验设计的正确性，实践证明，当初的选择是正确的。
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参考文献：
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附录
数字钟的主体电路
3 8 g a 3 8 3 8 3 8 3 8 3 8 g a 74LS48(5) A3 A2 A1 A0 BS202?6 g a g a g a g a A3A2A1A0 74LS48(6) 74LS48(4) 74LS48(3) 74LS48(2) 74LS48(1) A3 A2 A1 A0 A3 A2 A1 A0 A3 A2 A1 A0 A3 A2 A1 A0 6 2 1 7 & 5 1Q 1Q 1 1RD 1CP 1D 3.3k? 2
3 & & 1 7 6 2 3 5 Q3 Q2 Q1 Q0 U/D 74LS191 D LD 3 D2 D1 D0 G 11 CP 9 10 1 15 4 14 1 9 11 12 9 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 74LS92(2) 74LS90(5) 74LS92(1) 74LS90(4) R0(1) CPB CPA R0(1) R9(1) CPB CPA R0(1) CPB CPA R0(1) R9(1) CPB CPA 9 1 14 ＋5V 74LS74 & & 1 & & & 1Hz 校时脉冲 2k? 10k? 7 5.1k? & 1 分十位 进位脉冲 秒十位 进位脉冲 0.01?F ＋5V 3.3k? 8 4 1kHz 500Hz S2 3.3k? ＋5V 10Hz Q0 Q3 74LS90(2) CPA CPB R0(1) R9(1) 0.01?F S1 1Hz 6 2 555 3 0.1?F 1 5 12 11 Q0 Q3 74LS90(1) CPA CPB R0(1) R9(1) 14 1 2 6 Q0 Q3 74LS90(3) CPA CPB R0(1) R9(1) 0.01?F
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