EDA试卷
一、单项选择题
1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→________→综合→适配→__________→编程下载→硬件测试。 A. 功能仿真 C. 逻辑综合
B. 时序仿真 D. 配置
3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。 A. 软IP C. 硬IP
B. 固IP D. 全对
4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。
A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。 B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。
C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_______实现其逻辑功能。
A. 可编程乘积项逻辑 B. 查找表（LUT） C. 输入缓冲 D. 输出缓冲
6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。 A. 器件外部特性 C. 器件外部特性与内部功能
B. 器件的内部功能 D. 器件的综合约束
7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中________不属于面积优化。 A. 流水线设计
B. 资源共享
C. 逻辑优化 D. 串行化
8. 进程中的信号赋值语句，其信号更新是_________。 A. 立即完成
B. 在进程的最后完成
C. 按顺序完成 D. 都不对
9. 不完整的IF语句，其综合结果可实现________。 A. 时序逻辑电路
B. 组合逻辑电路
1
C. 双向电路 D. 三态控制电路
10. 状态机编码方式中，其中_________占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。 A. 一位热码编码 B. 顺序编码 C. 状态位直接输出型编码
D. 格雷码编码
二、VHDL程序填空
1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。
LIBRARY IEEE;
USE IEEE._____________.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT10 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ; END CNT10;
ARCHITECTURE bhv OF ______ IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) _______ IF __________________ THEN -- 边沿检测 IF Q1 > 10 THEN Q1 <= (OTHERS => '0'); -- 置零 ELSE Q1 <= Q1 + 1 ; -- 加1 END IF; END IF; END PROCESS ; __________ END bhv;
2. 下面是一个多路选择器的VHDL描述，试补充完整。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY bmux IS PORT ( sel : ____ STD_LOGIC; A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Y : ____ STD_LOGIC_VECTOR(___ DOWNTO 0)) ; END bmux;
ARCHITECTURE bhv OF bmux IS BEGIN y <= A when sel = '1' ______ ______; END bhv;
三、VHDL程序改错
仔细阅读下列程序，回答问题
2
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY LED7SEG IS PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); CLK : IN STD_LOGIC; LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END LED7SEG; ARCHITECTURE one OF LED7SEG IS SIGNAL TMP : STD_LOGIC; BEGIN SYNC : PROCESS(CLK, A) BEGIN IF CLK'EVENT AND CLK = '1' THEN TMP <= A; END IF; END PROCESS; OUTLED : PROCESS(TMP) BEGIN CASE TMP IS WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ END CASE; END PROCESS; END one;
1. 在程序中存在两处错误，试指出，并说明理由： 2. 修改相应行的程序：
错误1 行号： 程序改为： 错误2 行号： 程序改为：
四、阅读下列VHDL程序，画出原理图（RTL级）
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY HAD IS PORT ( a : IN STD_LOGIC; b : IN STD_LOGIC; c : OUT STD_LOGIC; d : OUT STD_LOGIC );
END ENTITY HAD;
3
-- 1 -- 2 -- 3 -- 4 -- 5 -- 6 -- 7 -- 8 -- 9 -- 10 -- 11 -- 12 -- 13 -- 14 -- 15 -- 16 -- 17 -- 18 -- 19 -- 20 -- 21 -- 22 -- 23 -- 24 -- 25 -- 26 -- 27 -- 28 -- 29 -- 30 -- 31 -- 32
ARCHITECTURE fh1 OF HAD IS BEGIN c <= NOT(a NAND b); d <= (a OR b)AND(a NAND b); END ARCHITECTURE fh1;
五、请按题中要求写出相应VHDL程序
1. 带计数使能的异步复位计数器
输入端口：
clk rst en load data
时钟信号
异步复位信号 计数使能
同步装载
（装载）数据输入，位宽为10
输出端口： q 计数输出，位宽为10 2. 看下面原理图，写出相应VHDL描述
eaby六、综合题
下图是一个A/D采集系统的部分，要求设计其中的FPGA采集控制模块，该模块由三个部分构成：控制器（Control）、地址计数器（addrcnt）、内嵌双口RAM（adram）。控制器（control）是一个状态机，完成AD574的控制，和adram的写入操作。Adram是一个LPM_RAM_DP单元，在wren为’1’时允许写入数据。试分别回答问题
信号预处理放大采样/保持AD574ADDataSTATUSCSCEA0AnalogInRCK12_8CLKClkInc11212rddatawrenadram（lpm_ram_dp）12rddatardaddr10Control10wraddrCntclr地址计数器FPGA采集控制
下面列出了AD574的控制方式和控制时序图
4
AD574逻辑控制真值表（X表示任意）
CE 0 X 1 1 1 1 1 CS X 1 0 0 0 0 0 RC X X 0 0 1 1 1 K12_8 X X X X 1 0 0 A0 X X 0 1 X 0 1 工 作 状 态 禁止 禁止 启动12位转换 启动8位转换 12位并行输出有效 高8位并行输出有效 低4位加上尾随4个0有效
AD574工作时序：
1. 要求AD574工作在12位转换模式，K12_8、A0在control中如何设置 2. 试画出control的状态机的状态图 3. 对地址计数器模块进行VHDL描述
输入端口：clkinc 计数脉冲
cntclr 输出端口：rdaddr
计数器情零
RAM读出地址，位宽10位
4. 根据状态图，试对control进行VHDL描述 5. 已知adram的端口描述如下
ENTITY adram IS PORT ( data : IN STD_LOGIC_VECTOR (11 DOWNTO 0); -- 写入数据 wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 写入地址 rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 读地址 wren : IN STD_LOGIC := '1'; -- 写使能 q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) -- 读出数据 );
END adram;
试用例化语句，对整个FPGA采集控制模块进行VHDL描述
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