或者可以直接设置负载模型：
set_wire_load_model -name tsmc13_wl40 -library slow 表示使用的是slow库里的tsmc13_wl40线模型。
#2：自己不清楚如何选择的话，则让DC自动选择 set auto_wire_load_selection true #3：上面的设置完成后，需要对负载模块的使用位置加以说明，三种模式，命令如下：
set_wire_load_mode top 或 set_wire_load_mode enclosed 或 set_wire_load_mode segmented 关系如下：
top : 指定模块互连线延迟的估计使用顶层模块的线负载模型 enclosed: 指定模块互连线延迟的估计使用包含该连线的最小模块的线
负载模型
segmented: 将连线按模型边界分段，各段的延迟分别按照各自模块的线负
载模型估计延迟，然后把估计结果相加得到该连线的延迟
一般情况下使用的是：set_wire_load_mode top
图形界面：
上图中的第一步指的是先选择top模块，然后设置top模块下的环境属性。
***附加：还可以给某个模块设置负载模型：（下面设置timer模块）***
set current_design timer ***先转到timer模块下***
set_wire_load_model -name tsmc13_wl40
或者下面的：
（3） set load：设置输出负载
比较精确地计算输出电路的延迟，DC需要知道输出电路驱动的所有负载。该命令有两种用法：一种是直接给端口赋一个具体的值，另一种是结合命令load_of指出它的负载相当于工艺库中哪个单元的负载值。 命令方式：
#1：set_load 5 [get_ports OUT1]
#2：set_load [load_of my_lib/and2a0/A] [get_ports OUT1]
说明OUT1端口接的负载值地my_lib中and2a0单元的A管脚的负载值。
#3：把上面命令set_load [load_of my_lib/and2a0/A] [get_ports OUT1]中的get_ports OUT1换为all_outputs就可以给全部输出端口赋值。其中load_of命令可以算出某个引脚的负载电容值。
电路负载的大小会影响到它的延迟，而且负载越大，延迟越大，DC在缺省情况下认为端口的负载电容都是0，因此具有无穷大的驱动能力。
图形界面：
必须先选中全部的输出负载然后再设置负载值！！！！！
***********具体如何找这个负载不清楚！！！！！！！！！！！****************
（4） set_drive或者set_driving_cell：设置输入驱动。
为了更加准确估计模块的输入时序，为了更加准确的估计输入电路的延迟，DC需要知道信号到达输入端口的过渡时间（transition time）。默认下，DC认为输入驱动的驱动能力无限大，即transition time=0；
Set_drive使用确定的值来估计输入端的输入电阻，从而得到输入端口的延迟；
set_driving_cell是假定一个实际的外部驱动单元来估计输入的transition time；
该命令用于设置输入端口或者双向端口上的电阻值，该电阻值是用于驱动输入端口的单元的输入电阻，因此，该值越大，就说明输入端口的驱动能力越弱，连线的延迟也就越大。
更常用的是set_driving_cell命令，以库中某个单元电路的引脚驱动能力为基准来模拟输入端口的驱动能力。
例1：首先通过drive_of指定具体的驱动单元电阻值，得到驱动单元电阻后，通过：set_drive+值+[get_ports clk] 命令给输入端口clk赋值。
下图是给除了clk以外的其它输入端口驱动：
4：设计规则约束约束（DRC：design_rule_constraint） DRC规则的优先级: transition>fanout>capacitance (1) set_max_transtion：设置最大传输时间
连线的转换时间是其驱动引脚的逻辑电平变化的时间，包括rising time和falling，从10%的VDD变化到90%的VDD所需的时间。
设定最大的转换时间set_max_transtion，这个值一般设为周期的10%。 例如：set_max_transtion 1.8 [current_design] 一般情况下current_design指的是top。