图5 警报提示电路
3.总设计（总电路图）
图6 电路总原理图
由555定时器输出秒脉冲经过R30输入到计数器U1的CD端，作为减计数脉冲。当计数器计数计到0时，U1的(13)脚输出借位脉冲使十位计数器U5开始计数。当计数器计数到“00”时应使计数器复位并置数“24”。本电路利用从“00”到“99”时，通过与非门，使电路置数到“24”并且保持该状态。由于“99”是一个过渡时期，不会显示出来，所以本电路采用“99”作为计数器复位脉冲。当计数器由“00”跳变到“99”时，利用个位和十位的“9”即“1001”通过与非门U12去触发Rs触发器使电路翻转，从11脚输出低电平 使计数器置数，并保
持为“24”，同时LED发光二极管亮，蜂鸣器发出报警声，即声光报警。按下S1时，Rs触发器翻转11脚输出高电平，计数器开始计数。若需要暂停时，按下S3，振荡器停止振荡，使计数器保持不变，断开S1后，计数器继续计数。
(1)S3：手动复位按钮。 (2)S2：暂停按钮。 (3)S1：启动按钮。
4.总结
本节课为CPLD/FPGA设计最后一节实验课，通过前两节课的学习，我已基本掌握了Quartus软件的使用方法，了解了原理图输入的原理和过程。这节课做的是有限状态机设计实验，需要做出仿真代码与波形，除此之外，还要用Multisim软件做出仿真图，是本次实验的难点，在此期间遇到了不少困难，在老师与同学的帮助下，最终完成了实验设计。对这门课程的学习，锻炼了我们的动手能力，也学习了知识，为以后学习奠定了基础。