信息科学与技术学院 课 程 题电子EDA技术 课程设计
基于FPGA的乘法器设计
目：
目 录
中文摘要………………………………………………………………2 外文摘要…………………………………………………………………………2 1．绪论…………………………………………………………………………3 1.1概述………………………………………………………………3 1. 2 VHDL简介……………………………………………………… ………………3 1.3 实验平台…………………………………………………………5 2．乘法器初步设计…………………………………………………………………6 2.1设计思想………………………………………………………………6 2.2乘法器原理…………………………………………………………………6 2.3 乘法器设计流程……………………………………… ……………………7 3. 乘法器具体设计…………………………………………………………………9 3.1右移寄存器的设计……………………………………………………………9 3.2 加法器模块的设计…………………………………………… …………… 9 3.3 乘1模块设计………………………………… ……………………………10 3.4锁存器模块设计……………………………………………………………11 4. 乘法器仿真…………………………………………………………………13 4.1 8位加法器仿真…………………………………………………………13 4.2 乘1模块仿真………………………………………………………13 4.3 锁存器模块仿真…………………………………………………………14 4.4 8位乘法器仿真……………………………………………………………14 4.5 总仿真图 …………………………………………………………………15 参考文献…………………………………………………………………………16
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摘要
在微处理器芯片中，乘法器是进行数字信号处理的核心，同时也是微处理器中进行数据处理的关键部件，它已经是现代计算机必不可少的一部分。本文主要是在于如何运用标准硬件描述语言（VHDL）完成十六位乘法器，以及如何做二进制位相乘的运算过程。该乘法器是由十六位加法器构成的以时序方式设计十六位乘法器，通过逐项移位相加来实现乘法功能，并以Quartus_II9.1软件工具进行模拟，仿真并予以显示。
关键字：乘法器；标准硬件描述语言（VHDL）；移位相加；Quartus_II9.1
Abstract
In the microprocessor chip, the multiplier is a digital signal processing core microprocessor is also a key component of data processing, it is already an essential part of the modern computer. This article is on how to use standard hardware description language (VHDL) to complete eight multipliers, as well as how to make the process of a binary bit multiplication operation. The multiplier is composed of eight adder to timing approach in designing eight multiplier, achieved by adding the multiplication-by-shift function, and in Quartus_II9.1 software tools for simulation, emulation and be displayed.
Keywords: multiplier; standard hardware description language (VHDL); shift sum; Quartus_II9.1
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1．绪论
1.1概述
本课题的设计来源是基于标准硬件描述语言（Very High Speed Integrated Circuit Hardware Description Language,VHDL）及Quartus_II9.1软件开发工具的进行模拟仿真的16位乘法器，用于实现32位移位相加乘法器的乘法运算功能。
本课题的研究现状：乘法器是定点处理器的主要组成部分，其速度是影响CPU速度的关键因素。乘法器也是数字信号处理（DSP)、系统级芯片（SOC)的关键部件。在最新的处理器中乘法器除了直接作为运算部件外，还用于加速地址转换、数组寻址和其他整数操作。随着科研生产地运算速度要求的提高，对乘法器性能的要求也在不断地提升。BOOTH算法、WALLACE树、CLA等技术的出现也使得乘法器设计的技术日益成熟。而不同的应用背景又要求在不同的算法和实现之间进行选择，权衡电路鬼名模和性能，达到特定条件下的最优设计。
本次设计的目的就是在掌握移位相加十六位乘法器的工作原理，了解并学习掌握VHDL硬件描述语言的设计方法和思想，通过自己学习的VHDL语言结合以前电子电路的设计知识理论联系实际，掌握所学的课程知识，学习VHDL基本单元电路的综合设计应用。通过对十六位二进制乘法器的设计，巩固和综合运用所学课程，加深对数字电路和VHDL基本单元的理解，并借助Quartus_II9.1软件开发工具这个平台进行仿真，理论联系实际，提高设计能力，提高分析、解决计算机技术实际问题的独立工作能力。通过课程设计深入理解VHDL语言的精髓，达到课程设计的目标，加法器的设计可以加深对门电路的理解，乘法器的设计可以使对计算机怎样工作有了更深了解。 本设计的主要难点包括：
1）通过分析算术逻辑单元（ALU）的硬件结构工作过程的分析，深入理解ALU的工作原理和设计方法，进而确定ALU的总体结构，以及各层次模块的功能和结构，并了解。
2）根据设计的功能要求，使用标准硬件描述语言（VHDL）设计出移位相加16位乘法器
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3）利用Quartus_II9.1软件工具完成16位乘法器的仿真。 1.2 VHDL简介
VHDL（Very High Speed Integrated Circuit Hardware Description
Language)是超高速集成电路硬件描述语言的中文缩写，它是电子系统硬件行为描述、结构描述、数据流描述的高级语言。它是在20世纪80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 ，并于1987年成为IEEE的一种标准语言,1993年VHDL重新修订，变得更加完备，形成新的标准。
该语言设计技术齐全、方法灵活、功能强大、与制作工艺无关、编程易于共享，所以成为硬件描述语言的主流，成为标准硬件描述语言。VHDL作为EDA的重要组成部分，提供了借助计算机进行数字系统设计的一种很好的手段。用VHDL进行有很多优点，VHDL的硬件描述很强，可以用于从门级、电路级直至系统级的描述、仿真、综合和调试。利用VHDL丰富的仿真语句和库函数，对大系统的早期设计，可在远离门级的高层次上进行模拟，以利于设计者确定整个设计结构和功能的可行性。VHDL强大的描述能力和程序结构，使其具有支持多大规模设计进行分解，以及对已有的设计进行再利用的功能。VHDL标准、规范、语法较为严格，便于重复利用和交流，它所具有的类属描述语句和子程序调用等功能，使设计者对完成的设计不必改变程序，只需改变类属于参数或函数，就可改变设计的规模和结构。从ASIC的设计到PCB系统的设计，VHDL语言都能派上用场，都能够轻易地达成设计供者的要求。目前，VHDL语言已经成为FPGD/CPLD编程最常用的工具。
1.3实验平台
仿真软件：Quartus_II9.1
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