图二、24进制计数器
校时电路——当刚接通电源或走时出现误差时都需要对时间进行校正。对时
间的校正是通过截断正常的计数通路，而用频率较高的方波信号加到其需要校正的计数单元的输入端! 这样可以很快使校正的时间调整到标准时间的数值，这时再将选择开关打向正常时就可以准确走时了。如图3所示为时、分、秒校时的校时电路。在校时电路中，其实现方法是采用计数脉冲和计数使能来实现校时的。
6
译 码 显 示 电 路——为了将计数器输出的8421BCD码显示出来，须用显
示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，这种译码器通常称为七段译码显示驱动器电路， 本设计可选器件7447为译码驱动电路。译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。 4、数字钟顶层电路设计
首先按前面的设计方案进行低层模块的设计与编辑仿真，正确无误后，即可将设计的低层模块转化为与之相对应的元件符号，而后我们就可以用这些元件符号来设计数字钟的顶层原理图，如图4所示。本设计中要仿真的对象为数字钟，须设定一个1Hz的输入时钟信号和一个校时脉冲SET,模拟的设置开关信号MODE的波形,为了能够看到合适的仿真结果,假定网络时间(Girl Size)为10.0ns，总模拟的时间（END TIME）为3ms。
7
三、软件仿真
1、60进制计数器的仿真结果如下：
60进制计数器仿真波形图
2、24进制计数器仿真结果如下：
8
24进制计数器仿真波形图
3、数字钟的顶层电路仿真结果如下：
数字钟的顶层电路波形仿真图
9
四、讨论
数字时钟基于MAX+ plus II设计, 经过软件仿真并下载到硬件( 电子EDA 实验开发系统) 实现, 结果表明本设计是合理可行的,但是感觉很繁琐，是不是可以考虑一种过程简单一点的呢？通过查阅大量资料发现是可以的。其另一种设计思想及方法是以语言描述为主, 原理图设计相结合。但是使用过多可能会导致编译失败。所以在设计的过程中，如何取舍是一个难题，本人认为对于我这样基础不是很扎实的，采用前者是比较合理的。
五、参考文献
（1）张辉宜， 数字逻辑 中国科学技术大学出版社
（2）廖裕评，陆瑞强,CPLD数字电路设计__使用 MAX+Plus II[M],北京:清华大学出版社
六、心得体会
通过这次课程设计，充分锻炼到我的自主分析与动手能力。从功能分析到动手实现，整个过程充满了艰辛和快乐，当自己通过不断地尝试与努力，最终克服难题，既锻炼了自主动手能力，又磨练的自己的耐心。 总之，这次课程设计让我收获了很多。
10