*************************************************************************** 1. 填充单元 它是用来填充I/O单元和I/O单元之间的间隙。对于标准单元则同样有标准填充单元(filler cell)
它也是单元库中定义的与逻辑无关的填充物，它的作用主要是把扩散层连接起来满足DRC规则和设计需要，
并形成电源线和地线轨道(power rails)
2. 电压钳位单元tie cell数字电路中某些信号端口，或闲置信号端口需要钳位在固定的逻辑电平上，电压钳位单元按逻辑功能要求把这些钳位 信号通过钳高单元(tie-high)与Vdd相连，或通过钳低单元(tie-low)与Vss相连使维持在确定的电位上。电压钳位单元还起到隔离普通信号的特护信号(Vdd，Vss)
的作用，在作LVS分析或形式验证(formal verification)时不致引起逻辑混乱。
3. 二极管单元为避免芯片加工过程中的天线效应导致器件栅氧击穿，通常布线完成后需要在违反天线规则的栅输入端加入反偏二极管，这些二极管可以把加工过程中金属层积累的电荷释放到地端以避免器件失效。
4. 去耦单元当电路中大量单元同时翻转时会导致充放电瞬间电流增大，使得电路动态供电电压下降或地线电压升高，引起动态电压降(IR-drop) 为避免动态电压降
对电路性能的影响，通常在电源和地线之间放置由MOS管构成的电容，这种电容被称为去耦电容或去耦单元(decap cell) 他的作用是在瞬态电流增大，电压下降 是电路补充电流以保持电源和地线这之间的电压稳定，防止电源线的电压降和地线电压的升高。去耦单元是与逻辑无关的附加单元
5. 时钟缓冲单元时序电路设计的一个关键问题是对时钟树的设计，芯片中的时钟信号需要传送到电路中的所有时序单元。为了保证时钟沿到达各个触发器的时间偏差
(skew)尽可能地小，需要插入时钟缓冲器减小负载和平衡延时，在标准单元库中专门设计了供时钟树选用的时钟缓冲单元(clock buffer)和时钟反向器单元(clock inverter)
时钟树综合工具根据指定的时钟缓冲单元去自动构建满足时序要求的时钟网络。时钟缓冲单元是专用的逻辑单元
6. 延时缓冲单元 延时缓冲单元的作用与时钟缓冲单元相类似，它是为了调解电路中的一些路径的延时以符合时序电路的要求而设计。例如：在同步电路设计中通常采用添加 延时缓冲单元的方法来保证复位信号到达各个触发器的时间相同。避免因复位信号不一致而导致系统逻辑的混乱
7. 阱连接单元(well-tap cell) 阱连接单元属纯物理单元，没有任何逻辑功能和时序约束，主要用于限制电源或地与衬底之间的电阻大小，减小锁效应。它是近年来在130nm 或更加先进的工艺低功耗设计中新增加的一种特殊单元。
8. 电压转换单元 电压转换单元(level shifter)是近年来在90nm或更加先进的低功耗设计中新增加的一种特殊单元，用于低功耗多供电电压设计中芯片不同电压域模块之间信号电压转换。种类包括低到高、高到低以及双向电压转换三种，一般低到高电压转换单元有高电压和低电压两个供电端口，此外该单元放置在电压域的边处。 9. 隔离单元(isolation) 隔离单元专门用于低功耗设计，它可以和上述的电平转换单元结合在一起，做成具有双重功能的单元
10. 开关单元开关单元专门用于低功耗的，有精细结构和粗制结构两种，前者目前较少用，形状上有环状和柱状两种。环状开关单元由SRPG单元来实现，柱状开关单元可以 用门控单元实现。
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***整体步骤： ICC的步骤就是开始一个design，必须对这个design先建立milkyway
library。这个milkyway library指的就是你当前的design的database，当你完成当前design的P&R后，此library就包含了你的design的所有layout信息如fp，placement，routing等等。
而target library，link library指的是你的design要调用的stdcell，memory，IP的timing信息。
milkyway reference library指的就是你所调用的stdcell、memory、IP的physical 信息，一般有fram view，cell view等等。 Fram view一般只包含IO pin信息，而cell view包含了很详细的PR信息。
***唯一化：
? When reading in a non-uniquified design, the first commands of your ICC script should
be: current_design MY_TOP_DESIGN ? uniquify 读入设计后，先对设计进行器件唯一化：uniquify。
注：为了在布图时进行时钟树综合，必须唯一化DC中的网表。此操作为设计中多次例化的子模块生成唯一的模块/实体定义。原因：1.存在于这些模块内的触发器需要连接到时钟源，而把时钟树连接到这些模块需要单独的时钟连线名。2.物理上要求这些模块有单独的位置。 3.当时钟树从布图工具转到DC时，未唯一化的网表就存在问题，这问题只发生在如果时钟树信息单独转到DC，不包括从布图工具到DC的完整网表转移。 布图工具可以自己唯一化网表。 ***
.tf——technology specific information 技术库，包含金属层的物理信息。 .tlu——Look-up table for RC； 包含RC信息
.itf——interconnect format； 由供应商提供的交互文件 .db——Timing information(R, C, L) of IPs; 包含IP的时序信息
若tluplus file没有时，可由Foundry给的.itf转成tluplus（用StarRC，在shell下用此命令就行：> grdgenxo -itf2TLUPlus）。
***Keepout margin：禁止边缘
A keepout margin is a region (the unshaded portion in Figure 6-1) around the boundary of fixed macros in your design in which no other cells are placed.
Keeping the placement of cells out of such regions avoids congestion and net detouring and produces better QoR(quality of results). 避免阻塞和net绕道迂回。
***If you want to remove the current timing constraints before applying new constraints: remove_sdc # Removes all existing SDC constraints
read_sdc timing_constraints.sdc #Reads in a script in SDC format.
***Generating TLU+ Models
***Convert LEF to Milkyway FRAM
The above applies to reference libraries only.
***logical libraries提供单元时序信息
The “*” stands for all designs that have already been loaded into IC Compiler.
***Milkyway Reference Libraries
Information is stored in so-called “views”, for example:
? CEL: The full layout view
? FRAM: The abstract view used for P&R
? LM: Logic Model with Timing and Power info (optional*)。
? Reference library 包括以下几部分：stand cell library、pad library、macro cell（或IP
library）。
? Pad cell 包括信号pad、电源地pad ? Macro 即设计中用到的一些宏模块
? 下页以图讲解stand cell、pad cell、macro