本实验要求完成一个3线－8线译码器的设计。其中i2-i0为译码器输入端，y7-y0为译码器输出端。图7为三线――八线译码器的框图，图8给出了三线――八线译码器的原理图。
y7 y6 y5 y4 y3 y2 y1 y0 decoder i2 i1 i0 图7 3线――8线译码器框图
2、实验步骤
（1）原理图输入：根据图8电路，采用图形输入法完成实验电路的原理图输入。 （2）管脚定义：根据图1中的管脚连接示意图完成原理图中输入、输出的管脚定义。 将译码器的三个输入端分别定义在K2-0(55-53) 上。 将译码器的三个输出端分别定义在LED7-0(83-76) 上。
（3）原理图编译、适配和下载：将实验系统中的模式开关（K23）置于分调模式；在图形输入软件环境中选择ispLSI1032E器件，完成原理图的编译、适配和下载。
（4）功能测试：改变K2-0的状态，则译码器的输出则相应改变。 （5）生成元件符号。
实验5 节拍发生器
1、实验内容及说明
本实验采用层次化的方法进行设计，在顶层电路中直接调用实验3、实验4中完成的计数器元件符号
5
和译码器元件符号作为底层电路元件使用，图9是该节拍发生器的顶层电路原理图。
图9 节拍发生器原理图
2、实验步骤
（1）原理图输入：根据图9电路，直接调用实验3、实验4中完成的计数器元件符号和译码器元件符号完成节拍发生器的顶层电路原理图设计。
（2）管脚定义：根据图1中的管脚连接示意图完成原理图中输入、输出的管脚定义。 将计数器的计数脉冲端cp接入连续脉冲（20）上。 将计数器的复位端re接入k0（53）上。
将译码器的输出分别定义在LED7－0（83－76）上。
（3）原理图编译、适配和下载：将实验系统中的模式开关（K23）置于分调模式；在图形输入软件环境中选择ispLSI1032E器件，完成原理图的编译、适配和下载。
（4）功能测试：若连接无误，则LED7－0将依次循环点亮。用跨接线改变计数脉冲，节拍的显示频率将被改变。
（5）生成元件符号。
第二节 运算器组成实验
实验目的
1 . 掌握运算器的基本功能。 2. 掌握运算器的基本结构与原理。 3. 掌握加法器的设计过程。
4. 掌握逻辑运算的基本电路与设计过程。 5. 掌握移位器的电路原理与设计过程。 6 熟悉运算器的测试过程。
实验1 逻辑运算电路
1、实验内容及说明
本实验要求设计一个能实现1位逻辑乘ab、逻辑或a+b和半加(a?b)的逻辑运算电路。图10为实现上述逻辑功能的电路原理图，其中参与运算的两个1位二进制数为a和b，and、xor和or分别为与运算、异或运算和或运算控制输入端。
6
2、实验步骤
（1）原理图输入：根据图10所示电路，完成逻辑运算的电路原理图设计。 （2）管脚定义：完成原理图中输入、输出的管脚定义。
将a操作数定义在K9（27）上；将b操作数定义在K8（26）上；将输出e定义在LED0（76）上；将与运算控制输入and端定义在K2（55）上；将异或运算控制输入xor端定义在K1（54）上；将或运算控制输入or端定义在K0（53）上。
（3）原理图编译、适配和下载：将实验系统中的模式开关（K23）置于分调模式；在图形输入软件环境中选择ispLSI1032E器件，完成原理图的编译、适配和下载。
（4）功能测试：利用输入开关及发光二极管LED测试逻辑运算部件的功能并记录测试结果。 （5）生成元件符号。 3、选做
利用一位逻辑运算的结果实现两个4位二进制数A（a3a2a1a0）和B(b3b2b1b0)的逻辑运算并生成元件符号。
实验2 移位器电路
1、实验内容及说明
本实验要求采用传送方式实现二进制数的移位电路。图11给出了可对4位二进制数实现左移1位（×2），右移1位（÷2）和直接传送功能的移位线路，这也是运算器的主要功能。
在LM（左移）的控制下可实现左移1位，空位补0。 在RM（右移）的控制下可实现右移1位，空位补0。 在DM（直送）的控制下可实现直接传送。
7
图11 移位器电路原理图
2、实验步骤
（1）用图形输入法生成图11逻辑电路。
（2）将实验系统中的模式开关（K23）置于分调模式；将4位二进制数a3-a0定义在K3－0（56－53）上；将4位输出q3-q0定义在LED3－0（80－76）上；将LM定义在K8(26)上，高电位有效；将DM定义在K9(27)上，高电位有效；将RM定义在K10(28)上，高电位有效，完毕后下载。
（3）设置K3－0为任意4位数，在LM、DM、RM的作用下分别观察LED3－0（80－76）的状态，并分析其正确性。 （4）生成元件符号。
实验3 运算器电路
1、实验内容及说明
本实验要求设计一个能够实现加法、加1、左移、右移、直接传送等功能的4位运算器，图12给出了4位加法器线路图，图13给出了能实现加法、加1、左移、右移、直接传送等功能的4位运算器框图。
8
图12 4位加法器原理图 D R2 CPR2 移位器 LM DM RM 4位加法器 C0 CPR0 R0 R1 CPR1 A B 图13 4位运算器框图
2、实验步骤
（1）利用前面所学，根据图12完成4位加法器设计、调试并生成元件符号。 （2）调试并封装4位寄存器。
（3）按照图13分别调用（1）、（2）中的加法器、寄存器和实验2中的移位器完成运算器电路的设计。 （4）将4位操作数A（a3a2a1a0）定义在K7－4上；将4位操作数B(b3b2b1b0)定义在K3－0上；将
9