四位全加器实验Verilog(2)

2019-04-22 16:34

4'b1100: speaker=10*clk_4MHz; 4'b1101: speaker=10*clk_4MHz; 4'b1110: speaker=10*clk_4MHz; 4'b1111: speaker=10*clk_4MHz; endcase else

case(s) //全加器部分进位输出为1的情况 4'b0000: speaker=10000*clk_4MHz; 4'b0001: speaker=10000*clk_4MHz; 4'b0010: speaker=10000*clk_4MHz; 4'b0011: speaker=10000*clk_4MHz; 4'b0100: speaker=1000*clk_4MHz; 4'b0101: speaker=1000*clk_4MHz; 4'b0110: speaker=1000*clk_4MHz; 4'b0111: speaker=1000*clk_4MHz; 4'b1000: speaker=6000*clk_4MHz; 4'b1001: speaker=6000*clk_4MHz; 4'b1010: speaker=6000*clk_4MHz; 4'b1011: speaker=6000*clk_4MHz; 4'b1100: speaker=100*clk_4MHz; 4'b1101: speaker=100*clk_4MHz; 4'b1110: speaker=100*clk_4MHz; 4'b1111: speaker=100*clk_4MHz; endcase

endmodule


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