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9.退出.
ATPG> exit
三．简单的组合电路
A B C
1、 用verilog语言（门级）描述电路（库DFT/ATPG/atpg_data/libraries_1_to_4/adk.atpg） 2、按照上面的演示用ATPG生成测试向量，最后要求列出ATPG完成后生成的测试向量文件内容。
3、分别画出插入扫描链前后的电路图
插入扫描链前的电路图：在设置成dft模式前查看。图形化界面：open DFTvisulalizer 插入扫描链后的电路图：Dftadvisor完成后，把设计导入Fastscan，这时可以看插入扫描链
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的电路图。
四．测试一位加法器
加法器是数字电路中应用比较广泛的器件。一位全加器的电路图如下所示：
图2 一位加法器
该加法器的表达式为：
Cn?1?AB?BCn?1?ACn
Sn?ABCn?ABCn?ABCn?ABCn
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1、用verilog语言（门级）描述电路（库DFT/ATPG/atpg_data/libraries_1_to_4/adk.atpg） 2、按照上面的演示用ATPG生成测试向量（要求列出ATPG完成后的生成的测试向量文件内容）
3、分别画出插入扫描链前后的电路图
插入扫描链前的电路图：在设置成dft模式前查看。图形化界面：open DFTvisulalizer
插入扫描链后的电路图：Dftadvisor完成后，把设计导入Fastscan，这时可以看插入扫描链的电路图。
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