〈〈计算机组成原理〉〉实验指导书（实验6-8） 实验（六） 4位二进制计数器实验
一．实验目的
1、熟悉VHDL语言的编写。 2、验证计数器的计数功能。
二．实验原理
设计一个4位二进制计数器，在时钟脉冲的作用下，完成计数功能，能在输出端看到
0-9，A-F的数据显示。
三．实验步骤
3.1 顶层VHDL文件设计
3.1.1 创建工程和编辑设计文件
首先建立工作库，以便设计工程项目的存储。任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，此文件夹将被EDA软件默认为工作库（Work Library）。
在建立了文件夹后就可以将设计文件通过QuartusII的文本编辑器编辑并存盘，详细步骤如下： 1、新建一个文件夹。利用资源管理器，新建一个文件夹,如：e : \\cnt4 。注意，文件夹名不能用中文。
2、输入源程序。打开QuartusII，选择菜单“File”?“New”，在New窗中的“Device Design Files”中选择编译文件的语言类型，这里选“VHDL Files”（如图3-1所示）。然后在VHDL文本编译窗中键入如图3-2所示的VHDL程序。
图3-1 选择编辑文件的语言类型
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图3-2编辑输入设计文件（顶层设计文件SINGT.VHD）
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图3-4利用“New Preject Wizard”创建工程 图3-5将所有相关的文件都加入进此工程
3、文件存盘。选择“File”?“Save As”，找到已设立的文件夹e : \\cnt4 ，存盘文件名应该与实体名一致，即cnt4.vhd。当出现问句“Do you want to create…”时，若选“否”，可按以下的方法进入创建工程流程；若选“是”，则直接进入创建工程流程，创建工程流程如下:
3.1.2 创建工程
在此要利用“New Preject Wizard”创建此设计工程，即令cnt4.vhd为工程，并设定此工程一些相关的信息，如工程名、目标器件、综合器、仿真器等。步骤如下： 1、建立新工程管理窗。选择菜单“File”?“New Preject Wizard”，即弹出工程设置对话框（图3-4）。点击此框最上一栏右侧的按钮“…”，找到文件夹e : \\cnt4 ，选中已存盘的文件cnt4.vhd（一般应该设定顶层设计文件为工程），再点击“打开”，即出现如图3-4所示设置情况。其中第一行表示工程所在的工作库文件夹；第二行表示此项工程的工程名，此工程名可以取任何其它的名，通常直接用顶层文件的实体名作为工程名，第三行是顶层文件的实体名。
2、将设计文件加入工程中。然后点击下方的“Next” 按钮，在弹出的对话框中点击“File”栏的按钮，将此工程相关的所有VHDL文件加入进此工程(如果有的话)，即得到如图3-5所示的情况。工程的文件加入的方法有两种：第1种是点击右边的“Add All”按钮，将设定的工程目录中的所有VHD文件加入到工程文件栏中；第2种方法是点击“…”按钮，从工程目录中选出相关的VHDL文件。
3、选择仿真器和综合器类型。点击图3-5的“Next”按钮，这时弹出的窗是选择仿真器和综合器类型的，如果都是选默认的“NONE”，表示都选QuartusII中自带的仿真器和综合器，因此，在此都选默认项“NONE”。
4、选择目标芯片。再次点击“Next”，选择目标芯片。首先在“Family”栏选芯片系列，在此选“Cyclone”系列，并在此栏下选“Yes”，即选择一确定目标器件。再按键“Next”，选择此系列的具体芯片：EPIC6Q240C8（图3-6），按键“Next”后，弹出工程设置统计窗口，以上列出了此项工程的相关设置情况。
5、结束设置。最后按键“Finish”，即已设定好此工程（图3-7），此工程管理窗主要显示工程项目的层次结构。
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图3-6选择此系列的具体芯片 图3-7 cnt4的工程管理窗 图3-8 选定目标器件
3.1.3 编译前设置
在对工程进行编译处理前，必须作好必要的设置。具体步骤如下：
1、选择目标芯片。目标芯片的选择也可以这样来实现：选择“Assignmemts”菜单中的“settings”项，在弹出的对话框中选“Compiler Settings” 项下的Device，首先选目标芯片：EPIC6Q240C8（此芯片已在建立工程时选定了），也可以在（图3-8）“Available devices”栏分别选“Package”：PQFP；“Pin count”：240；“Speed”：8，来选芯片。
2、选择目标器件编程配置方式。由图3-8中的按钮“Device & Pin Options”进入选择窗，首先选择“Configuration”项，在此框的下方有相应的说明，在此可选Configuration方式为Active Serial，这种方式指对专用配置器件进行配置用的编程方式，而PC机对此FPGA的直接配置方式都是JTAG方式。“Configuration device”项，选择配置器为EPCS1或EPCS4（根据实验系统上目标器件配置的EPCS芯片决定如图3-9所示）。
3、选择输出配置。在图3-9窗的“Programming Files”窗，可以选Hexadecimal（Intel-Format）output File，即产生下载文件的同时，产生2进制16进制配置文件fraqtest.hexout，可用于单片机与EPROM构成的FPGA配置电路系统。
图3-9 选择配置器件和配置方式 图3-10 输出文件.hexout设
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置
3.1.4 编译及了解编译结果
QuartusII编译器是由一系列处理模块构成的，这些模块负责对设计项目的检错，逻辑综合和结构综合。即将设计项目适配进FPGA/CPLD目标器中，同时产生多种用途的输出文件，如功能和时序仿真文件，器件编程的目标文件等。编译器首先从工程设计文件间的层次结构描述中提取信息，包括每个低层次文件中的错误信息，供设计者排除，然后将这些层次构建产生一个结构化的以网表文件表达的电路原理图文件，并把各层次中所有的文件结合成一个数据包，以便更有效地处理。下面首先选择Processing菜单的“Start Compilation”项，启动全程编译。注意这里所谓的编译（Compilation）包括QuartusII对设计输入的多项处理操作，其中包括排错、数据网表文件提取、逻辑综合、适配、装配文件（仿真文件与编程配置文件）生成，以及基于目标器件的工程时序分析等。如果工程中的文件有错误，在下方的Processing处理栏中会显示出来。对于Processing栏显示出的语句格式错误，可双击此条文，即弹出vhdl文件，在闪动的光标处（或附近）可发现文件中的错误。再次进行编译直至排除所有错误。我们会发现在Processing处理栏，编译后出现如下错误信息： Error:Node instance u1 instabtiates undefined entity DATAROM
3.1.5 仿真及芯片编程Programming（配置configuration）记录结果。 生成时序仿真文件，记录结果，下载到FPGA芯片上观察并记录结果。
四．实验报告
(1)实验原理。 (2)绘制相应的时序波形图。 (3)实验结果分析、讨论。
实验（七） 带进位算术运算实验
一．实验目的
1、验证带进位控制的算术运算功能发生器的功能。 2、按指定数据完成几种指定的算术运算。
二．实验原理
在实验（1）的基础上增加进位控制电路，将运算器ALU181的进位位送入D锁存器，由T4和CN控制其写入，在此，T4是由键5产生的脉冲信号，这时，CN的功能是电平控制信号（高电平时，CN有效），控制是否允许将进位信号co加入下一加法周期的最低进位位，从而可实现带进位控制运算。
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