<熟悉QuartusII和Verilog HDL数字逻辑电路设计基础环境>
实验报告
学生姓名：班级学号：指导老师：
李旭 文超周 11自动化 1138033 1138019 潘秀琴
<实验报告内容>
一、 实验名称： 学习QurtusII基本功能和使用方法，完成一位减法器、一位
加法器的原理图输入和文本输入、编译校验及功能仿真。
二、实验学时：4学时
三、实验目的：熟悉Quartus II基本功能和使用方法，掌握原理图输入、文本输入的步骤。
四、实验内容：完成一位加法器、一位减法器的设计输入并进行仿真输出。
五、实验原理：数字逻辑电路中各种门电路的功能和使用方法
六、实验步骤：
1. 了解quartusII的基本功能使用； 2.设计输入：首先设计出逻辑电路，然后将所设计的数字逻辑电路以某种方式输入到计算机中，QuartusII有原理图输入和文本（代码）输入两种输入模式。 3．设计编译校验：编译连接好的输入图形。
七、实验结果：
1.加法器：A.半加器 原理图：
文本：
波形图：
B．一位全加器 全加器： 原理图：
文本输入：
波形图：
2.减法器： 原理图：
文本输入：
波形图：
八、心得体会：这是使用这个软件的第二次实验对于软件的使用已经比较熟练能够很快连接好电路进行试验
九、附录：<程序代码> 1.加法器： A.半加器
module adder(a,b,s,co); input a,b; output s,co;
and X1(a,b); xor Y1(a,b); endmodule
B.一位全加器
module onebit_fulladd(a,b,ci,sum,cout); input a,b,ci; output sum,cout;
wire sum_temp,c_1,c_2,c_3; xor
xor1(sum_temp,a,b);
xor2(sum,sum_temp,ci); and
and1(c_1,a,b); and2(c_2,a,ci); and3(c_3,b,ci); or
or1(cout,c_1,c_2,c_3); endmodule
2.减法器
module minus(a,b,s,co); input a,b; output s,co; wire a_;
not (a,a_); xor (s,a,b); and (co,a_,b); endmodule