4 系统仿真与分析 4.1对基本要求的仿真
初态设置：setpin1=0；up=0；setpin置连续8个脉冲，f1000为频率为1000hz的方波。
分析：在setpin第一次脉冲到来时，显示年月日，因为数字钟是初始状态所以年月日均为0。Setpin。第二次脉冲到来时对时进行预置数，因为up=0，所以设置时位，时位在不断地减小，在后面各位预置的过程中，每一位的预置过程都是减小。第三次脉冲来到是对分位进行预置，第四次脉冲到来时对秒位进行预置。第四次脉冲到来时对年进行预置，第五次脉冲到来时对月进行预置，第六次脉冲到来时对日进行预置。第七次脉冲到来时，数字钟显示时分秒，从仿真结果可以看出来，此时时钟是从预置的时间开始计时的，第八次脉冲到来时，此时时钟显示的是年月日，此时显示的年月日为预置的年月日。 从上述分析可以看出，经过仿真的程序基本达到数字钟的基本要求，系统可靠。
4.2对闹钟状态转换的仿真
初始设置：初态设置：setpin1设计一个脉冲；up=0；setpin置连续2个脉冲，f1000为频率为1000hz的方波。
当第一个setpin脉冲到来时，显示年月日，第二个setpin脉冲来临时时钟对年进行预置，此后setpin1的第一个脉冲到来，时钟的状态转为对闹钟时间的设置，达到实验要求。
4.3对闹钟功能的仿真
初始设置：初态设置：setpin1设计三个脉冲；up=0；f1000为频率为1000hz的方波。
数字钟的原状态显示时分秒，由于未进行初始化，所以时分秒从0开始计时，当setpin1第一个脉冲到来时，数字钟对闹钟的时刻的时位进行预置，当setpin1第二个脉冲到来时，数字钟对闹钟的时刻的分位进行预置，当setpin1第三个脉冲到来时，数字钟对闹钟的时刻的秒位进行预置，当第四个脉冲到来是恢复显示时分秒，此时的时分秒已经计数到51秒，符合预期，在设置闹钟的同时，时钟依旧计
数，达到要求。
同时从初始时刻，闹钟的扬声器产生一定时长高电平可以看出整点报时功能良好，达到设计要求。
5 课程设计总结(收获、体会和建议)
本次VHDL设计的数字钟定义了三种类型的端口，分别是in、out、buffer。In和out端口使用简单，buffer端口具有回读功能，因为buffer类型的端口不能连接到其他类型的端口上，因此不利于子模块原件例化，不利于大型设计。
进程（Process）是VHDL中最为重要的部分，在本次设计中。我出现了对于时钟引入，输出多驱动，一个进程中不允许出现两个时钟沿触发的错误，这些错误在未来的设计中都是应该避免的。顺序语句如IF语句、CASE语句、LOOP语句、变量赋值语句等必须出现在进程、函数或子程序内部，而不能单独出现在进程之外。
本次实验让我对VHDL 语言有了更深的认识，对语言的运用更加熟悉，为未来的实际应用打下了良好的基础。因为实验室的条件限制，并没有将程序下载到实际器件中观察现象，只是通过软件对系统进行仿真，希望以后可以机会接触并使用实际器件。
6 参考文献
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5.江翠云 基于CPLD和VHDL的数字钟的设计[期刊论文]-硅谷2010(2)