6.3 同步时序逻辑电路的设计
6.3.1 用JK触发器设计一同步时序电路，其状态如表题6.3.1所示。
解：所要设计的电路有4个状态，需要用两个JK触发器实现。 （1） 列状态转换真值表和激励表
由表题6.3.1所示的状态表和JK触发器的激励表，可列出转换真值表和对各触发器的激励信号，如表题解6.3.1所示、
11
（2） 求激励方程组和输出方程
由表题解6.3.1画出各触发器J、K端和电路输出端Y的卡诺图，如图题解6.3.1
（a）所示。从而，得到化简得激励方程组。
JK
0?0?1J1?K1?A?Q
0和输出方程
Y?Q1Q0
根据激励方程组和输出方程可画出电路图，如图题解6.3.1（b）所示。
12
6.3.2 某同步时序电路的状态图如图题6.3.2所示，试写出用D触发器设计时的最简激励方程组。
13
解：由图题6.3.2所示状态图可知，实现该同步时序需要用三个D触发器。
（1） 根据状态图列出完全的状态转换真值表，如表题解6.3.2所示。其中，状态图中未包
含的状态为不出现的状态，其次态可用无关项×表示。
（2）画出3个触发器的激励信号D2、D1、D0的卡诺图。由于D触发器的特性方程为Q所以可由状态转换真值表直接画出这3个卡诺图，如图题解6.3.2所示。
n?1
=D,
（2） 由卡诺图得到最简激励方程组
D2?Q0nnn D1?Q2
D0?Q16.3.3 试用上升沿触发的JK触发器设计一同步时序电路，其状态图如图题6.3.3所示，要求电路使用的门电路最少。
14
解：图题6.3.3所示的状态图有00、01、10、11四个状态，可用两个上升沿触发的JK触发器实现。设两个触发器的输出为Q1、Q0,输入信号为A，输出信号为Y。
(1) 根据图题6.3.3所示状态图和JK触发器的激励表，可直接列出相应的状态转换真值表
和激励信号，如表题解6.3.3所示。
（2）画出激励信号的卡诺图，如图题解6.3.3（a）所示。
15