4.2 测试逻辑电路的逻辑关系 4.2.1逻辑电路如图4-2所示。
4.2.2用四2输入或非门（74LS02）和六反相器（74LS04）按图4-2接线，其中74LS02、74LS04引脚图见图4-3和图4-4。输入端A、B接电平开关，输出Y接发光二极管。当发光二极管亮时记为“1”， 发光二极管灭时记为“0”。 4.2.3测试结果填写下表4-2，并分析逻辑功能。 A
图4-2 逻辑电路
表4-2 逻辑电路逻辑关系测试 输 入 A 0 0 1 1 4.3 门电路输出控制
4.3.1分别用74LS00和74LS02按图4-5接线。S端接电平开关，另一个输入端接连续脉冲输出端（连续脉冲从实验箱上获取），观察S端对输出的控制作用。 CP
S 图4-3 74LS02引脚排列图 1A 1 1Y 2 2A 3 2Y 4 3A 5 3Y 6 GN 7 74LS04 14 Vcc 13 6A 12 6Y 11 5A 10 5Y 9 4A 8 4Y
1 74LS04 2 2 3 >=1 74LS02 1Y 1 14 Vcc 13 4Y 12 4B 74LS02 11 4A 10 3Y 9 3B 8 3A
1 8 9 >=1 4 74LS02 1A 2 B
10 Y
1B 3 2Y 4 2A 5 2B 6 GN
7 3 4 5 6 >=1 74LS04 74LS02 输 出 B 0 1 0 1 Y
图4-4 74LS04外引脚排列图& Y CP
S ?1 Y a 与非门(74LS00)输出控制电路 b 或非门(74LS02)输出控制电路 图4-5 门电路输出控制电路
4.3.2画出输出逻辑波形
S=0 时的输出波形 S=0 时的输出波形 S 0 CP Y
S=1 时的输出波形 S=1 S 1 CP Y
5 实验报告要求
5.1整理实验的数据和波形。
5.2分析总结实验中发生的现象和问题。
S 0 CP Y 时的输出波形
S 1CP Y
实验五 触发器
1
实验目的
1.1 熟悉并掌握常用触发器的工作原理和功能测试方法。 1.2 学会正确使用触发器集成芯片。
1.3 了解不同逻辑功能触发器间的功能相互转换。 2
预习要求
2.1阅读课程有关的内容， 掌握触发器的工作原理 2.2了解各芯片的管脚排列图 2.3熟悉触发器的测试方式 3
实验仪器及器件
(2)数字实验箱
(3)数字万用表
3.1 设备 （1)示波器 3.2 器件
74LS00 四二输入与非门 74LS74双D触发器 74LS112-K触发器 4
实验内容
4.1基本R-S触发器功能测试
4.1.1用与非门（74LS00）构成基本RS触发器，其电路如图5-1所示。
Q 3 Q 6
74LS00 & 1 2 4 & 74LS00
5
s
R
图5-1 基本RS触发器 4.1.2触发器的逻辑表达式：
Q?SQ （5-1） Q?RQ （5-2）
4.1.3给R、S端加不同逻辑电平时，观察并记录Q、Q的状态，并把结果填入表5-1
中，且说明各种输入状态下触发器执行的什么功能？
表5-1 基本RS触发器的功能测试表
R 1 1 0 1 0 S 0 1 1 1 0 QQ Q 逻辑功能 不定 注意：当R=S=0时，两个与非门的输出端Q和Q 全为1，当输入信号都同时撤去(回到1时)，触发器的状态将不能确定是1还是0，因此称之为不定状态，这种情况应当避免。 4.2 D触发器逻辑功能测试
4.2.1 图5-2是双D触发器74LS74引脚排列图和逻辑符号，任选一个D触发器，进行逻辑功能的测试。
图5-2 D触发器引脚图和逻辑符号 4.2.2 异步置位端PR和异步复位端CLR的功能测试。 (1)当时钟CLK、输入D端为任意状态，给异步置位端PR和异步复位端CLR加不同逻辑电平时，观察输出Q端的状态，并记录在表5-2中。
表5-2 D触发器的置位复位功能表
预置PR 0 1 1 1
Q 14 Vcc 13 CLR 12 D2
74LS74 74LS74 11 CLK10 2 9 8 S D C R Q
CLR1 1 D1 2 CLK1 3 PR1 4 Q1 5 Q1 6 GND 7 PR2 Q2
SD (PR) RD (CLR)
(a) D触发器引脚图
(b) 逻辑符号
清零CLR 1 1 0 1 时钟CLK X X X X D X X X X Q
(2)在异步置位端PR和异步复位端CLR（Rd端）作用期间，即PR=0或CLR=0时，任意改变CLK（CP）、D端的状态，观察输出端的状态是否变化。 4.2.3 测试D触发器逻辑功能
(1)通过异步置位端PR和异步复位端CLR置位、复位的功能使D触发器状态为0或1态（Qn）。
（a） 令异步置位端PR和异步复位端CLR（Rd端）置位为11，根据给定的D的值时，在时钟CLK端输入单次脉冲，观察输出端Qn+1状态的变化并纪录在表7-3中。 （b） 令异步置位端PR和异步复位端CLR置位为11，在时钟CLK端输入0或1电平，改变D端的状态，观察输出端Qn+1状态的变化并纪录在表7-3中。
表7-3 D触发器逻辑功能测试表
PR（Sd） 1 1 1 CLR（Rd） CLK（CP） 1 1 1 ↑ ↑ 0(1) D 0 1 X Qn 0 1 0 1 0 1 Qn+1 4.3 J-K触发器逻辑功能测试
4.3.1集成电路74LS112为双J-K触发器，其引脚排列图和逻辑符号见图5-3所示。任选一个JK触发器，进行逻辑功能的测试。测试结果填写在表5-4中
SD (PR) RD (CLR)
Q
Q
J CK K (a) JK触发器引脚图
(b) 逻辑符号
图5-3 JK触发器引脚图和逻辑符号