课程设计报告 异步八进制计数器
二、 异步八进制计数器设计
按照题目的要求设计一个八进制加计数器，即三位二进制加计数器，则可用D触发器完成设计。其中输入控制信号Reset，输入时钟信号CLK，输出信号Q2 Q1 Q0 count，时钟信号上升沿触发。首先明确其功能并得出状态图，再根据状态图写出其激励表并得出相关的激励方程，进而画出电路图，最后根据电路图画出对应的版图。
2.1 异步八进制计数器逻辑图设计
逻辑图和电路图设计，先写出激励表再列出激励方程进而得到电路图。
2.1.1 状态图以及激励表
按照要求，计数器的状态由时钟上升沿控制，从000到111共八个状态，其中从111状态跳转到000状态时count输出高电平。故可得出计数器的状态图如图2.1.1所示。
由图1.1.1可列出八进制计数器的激励列表，且对于某一输出，当其状态不发生反转时可取其时钟为“0”。激励表如表2.1.1所示（注：表中Qm为触发器输出信号，Dn为触发器输入信号，CPn触发器时钟信号，C为进位信号）。
n 图2.1.1 八进制计数器状态图
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表2.1.1 异步八进制计数器激励表
异步八进制计数器
Qn2 Qn 1Qn0 D CP D CP D CP Q Q n?12n?12211001Qn?10 C 0 0 0 0 0 0 0 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 X X X 1 X X X X 0 0 0 1 0 0 0 0 X 1 X 0 X 1 X X 0 1 0 1 0 1 0 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 根据上表可写出激励方程和时钟方程
D??m(3)??d(0,1,2,4,5,6)?Q2 D??m(1,5)??d(0,2,4,6)?Q1
21______D??m?0,2,4,6??Q CP?QQ CP?Q002101___0
CP0?CP C?QQQ210
2.1.2 异步清零D触发器原理图
D触发器是一种延迟型触发器，在时钟脉冲的作用下，它能把从D端输入的信号同相位地传送到输出端，只是信号从输入到输出要延迟一段时间，这段时间一般不会超过时钟脉冲的一个周期。异步清零D触发器原理图如图2.1.2所示。
图2.1.2 异步清零D触发器原理图
端口描述：D信号输入；RST异步清零，高电平有效；CLK时钟信号；输出：Q NQ。
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工作原理：该触发器为主从式异步清零D触发器。若RST输入信号为低电平，当时钟处在低电平时左上和右下传输门导通，主触发输入端D开始接受输入信号，右上及左下传输门不导通Q及NQ端输出为“0”和“1”；当时钟上升沿到来时左上和右下传输门不导通，左下和右上传输门导通，之前接受的信号锁存输出，即Q和NQ的输出波形保持不变。当清零信号输入端“RST”的输入信号为“1”时，两个或非门的输出会变为“0”则主触发锁存的信号被清零，输出端的信号也被清零且清零不受时钟控制，即为异步清零。
2.1.3 八进制计数器逻辑图
据方程得知我们所用的D触发器的连接方式，其中根据D2 D1 D0 可知道本电路需要用到三个D触发器，而且每个D触发器的“非”输出都接到自身的D输入，时钟脉冲除第一级时钟接到时钟输入信号外其余的都接到前一级的“非”输出。当计数到“111”后计数器进行进位，输出C为“1”，而且此动作要与CP脉冲同步，则此功能使用三输入与门和D触发器来实现。
根据输入输出方程得出八进制加法计数器的逻辑图如图2.1.3所示。
图2.1.3 异步八进制计数器逻辑图
逻辑图端口描述：输入控制信号： RESET实现异步清零；输入时钟信号： CLK 输出信号： Q0 Q1 Q2；输出进位端：count实现计数进位。
2.2 原理图仿真
当原理图建立好之后，要验证其连接是否正确，只需要看其能否实现对应的功能。因此需要我们对原理图进行仿真，并通过仿真波形图来查看该原理图是否正确。本次仿真使用的是Tanner EDA的T-Spice和W-Edit。
2.2.1 异步清零D触发器原理图仿真
D触发器的仿真波形如图2.2.1所示。
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图2.2.1 异步清零D触发器仿真波形
如图2.2.1所示，当时钟上升沿到来时输出跟随输入变化，当清零端信号为高电平时不管时钟沿是否到来输出均为低电平。该结果符合设计目标。
2.2.2 八进制计数器原理图仿真
八进制计数器仿真波形如图2.2.2所示。
图2.2.2 八进制计数器仿真波形
如图1.2.2所示，当时钟上升沿到来时，输出信号岁时钟由“000”开始计数一直计到“111”，且当“111”变为“000”时仅为信号输出“1”。当清零端信号为高电平时不管时钟沿是否到来输出均为低电平。该结果符合设计目标。
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三、 异步八进制计数器版图设计
版图设计是根据电子电路的性能要求和制造工艺的水平，按照一定的规则，将电子线路图设计成光刻掩膜版图，这些掩模版图包括制造集成电路所用的阱、有源区、多晶硅、P+注入、N+注入、接触孔、通孔、多层金属连线等工序的几何图形。版图是一组复合图，即由上述各个工序的图形叠加而成。
3.1 集成电路版图设计规则
集成电路版图设计规则一般都包含以下4种规则：
最小宽度：版图设计时，几何图形的宽度和长度必须大于或等于设计规则中最小宽度的数值。
1） 最小间距：在同一层掩膜上，图形之间的间隔必须大于或等于最小间距。 2） 最小包围：N阱，N+和P+离子注入区在包围有源区时，必须有足够的余量，
以确保即使出现光刻套准偏差时，器件有源区始终在N阱，N+和P+离子注入区内。
3） 最小延伸：某些图形重叠于其他图形之上时，不能仅仅到达边缘为止，还应
该延伸到边缘之外一个最小长度。
本设计采用的是Tanner EDA工具提供的简化模型参数（2um硅栅）设计规则，典型值如下：
1.接触孔的大小为2μm×2μm；2.有源区到阱边缘的距离不小于5μm；3.接触孔与栅极的最小间距为2μm；4.栅极的宽度不小于2μm；5.栅极伸出有源的距离不小于2μm；6.金属层1的最小间距为3μm，金属层2的最小间距为4μm。
3.2 异步清零D触发器版图设计
D触发器的版图采用两行结构，构成该触发器的器件有反相器、传输门和二输入或非门。在版图布局时将反相器和或非门放在中间，因为一根多晶直接延伸就容易形成栅极共用，源端或者漏端也可共用，这样就可以节省版图面积。传输门主要放在反相器及或非门的左边，方便时钟CLK的连接和前一级D锁存器到后一级锁存器的连接。这样就构成了D触发器的布局以及线路的连接。
异步清零D触发器版图布局如图3.2-1所示。 VDD 非门 传输门 传输门 非门 或非门 传输门 传输门 GND 图3.2-1 D触发器版图布局
非门 或非门 7