3. 相对于同为差分信号的LVDS，ECL支持的速率更高，受工艺的限制，LVDS的逻辑很少有高于1.5GHz的应用，而ECL可以应用高于10GHz的场合，可以说，高于5GHz的场合，基本上是ECL和CML的天下。在所有的数字电路中，ECL的工作速度最高，其延时小于1ns，在中小规模集成电路，高速，超高速数字系统和设备中应用
4. 对传输线阻抗的适应范围更宽。LVDS属于电流型驱动，其终端的100ohm匹配电阻兼有产生电压的功能。因此，为了不改变信号的摆幅，终端电阻的阻值必须取100ohm，为了保证较好的信号完整性，LVDS的传输线阻抗也必须精确控制在50ohm，否则容易产生反射等SI问题。 ECL/PECL/LVPECL逻辑的缺点：
跟它的优点一样，ECL的缺点也很明显，那就是功耗大，噪声容限小，抗干扰能力弱。ECL电路的逻辑摆幅只有0.8V，直流噪声容限只有200mV。可以说，ECL的高速性能是用高功耗、低噪声容限为代价换来的。 PECL的标准输出负载是50ohm至VCC-2V的电平上，在这种负载条件下，OUT+与OUT-的静态电平典型值为VCC-1.3V，OUT+与OUT-的输出电流为14mA。 PECL的输出电路结构：
PECL的输入是一个具有高输入阻抗的差分对，该差分对的共模电压需要偏置到VCC-1.3V，这样允许的输入信号电平动态最大。有的芯片在内部已经集成了偏置电路，使用时直接连接即可，有的芯片没有加，使用时需要在芯片外部加直流偏置。
PECL的输入电路结构：
PECL的逻辑电平指标：
百度“LVPECL EML 电平标准 书”有很多介绍
数字逻辑电路基础知识整理(属于个人笔记)_百度文库
华为高速数字电路设计-华为黑魔书.pdf