基于Xilinx-ISE-12.4的FPGA使用例子(7)

xilinx的编程软件

3 功能仿真

（1）加入仿真激励源，也就是testbench，这里选择用verilog HDL编写。在源代码窗口中单击右键，在弹出的菜单中选择New Source，然后选择Verilog Test Fixture。

图9 源代码仿真关联选择界面

在该界面选择关联上test1源代码，这样关联之后生成出来的测试文件中会自动加入对源文件的例化代码，然后单击Next >，在弹出的报告界面确认信息无误后点击Finish。