W2=q/t2=128÷（3.2×10-7）=40×107（b/s ）
19．容量为64块的cache 采用组相联映像方式，字块大小为128个字，每4块为一组。若主存容量为4096块，且以字编址。
（1）给出主存地址字段的组成及各段的长度；
（2）设Cache 的初始状态为空，CPU 从主存的第0号单元顺序读出500个字（一次读出一个字），重复读取上述数据10次，Cache 的命中率为多少？
（3）若Cache 的速度是主存速度的5倍，则增加Cache 后比没有Cache 时速度提高多少倍？
解：（1）由每字块有128个字可得：主存地址字段中字块内地址字段的长度w 应为7位。
Cache 容量为64块，每4块为一组，则Cache 共有24个组，表示Cache 组号的位数为4，表示组中块号的位数为2。
主存容量为4096块，Cache 容量为64块，主存共分为4096/64=26个区，故地址字段中主存区号地址位数为6。主存地址字段格式为：
（2）Cache 初始状态为空，每个字块中有128个字，故CPU 第一次读500个字时，第0、128、256、384号单元，共有4次未命中，后9次重复读这500个字均命中，故命中率为：
[(500×10-4)/500×10] ×100%=99.92%
（3）设Cache 的存取周期为t ，则主存存取周期为5t ，没有Cache 时，访问时间为5t×5000，有Cache 后访问时间为t×(5000-4)+5t×4，故有Cache 后速度提高的倍数为：
5t×5000 /[t×(5000-4)+5t×4]-1=3.98
第六章
8．某机主要部件如图6-32所示。
? 请补充各部件间的主要连接线，并注明数据流动方向。
? 拟出指令ADD （R 1），（R 2）＋的执行流程（含取指过程与确定后继指令地址）。 该指令的含义是进行加法操作，源操作数地址和目的操作数地址分别在寄存器R 1和R 2 中，目的操作数寻址方式为自增型寄存器间址。
其中：
LA —A 输入选择器；
LB —
B 输入选择器；
C 、
D 一暂存器。
图6- 32 某机主要部件