述中同一个实体对应多个构造体的情况；对于Verilog描述，改选项可缺省或为verilog
? -parameters <参数列表>：在这里给设计中的参数重新赋值，若省略则参数使用缺省值
? -update：要求综合器自动更新所有过期的文件
例 2-2 (将先前读入的设计产生结构级描述，并设置相应的参数值)：
elaborate ddfs –library lib1 –architecture “verilog” –parameters “PAL_sub = 32'h20098ACB,\\ NTSC_sub = 32'h06F07BD6” –update
由于重置了参数值，顶层的设计名称变为 “ddfs_20098acb_06f07bd6”，为方便起见，将顶层设计名改为 “ddfs”：
rename_design ddfs_20098acb_06f07bd6 ddfs
在图形界面中，选择 File -> Elaborate 菜单，在弹出的 “Elaborate Design” 对话框的Library域中选择lib1，在Design域中选择ddfs，填入相应的参数值并选择 “Re-Analyze Out-of-Date Libraries” 复选框后点OK（如图2-5所示）。
完成以上步骤后，即可看到所有成功读入的设计模块，如前所述，利用命令行将顶层设计名改为 “ddfs”。在图形界面中，双击ddfs设计即可看到该设计的符号描述（如图2-6所示）；点击界面左栏中的与门标志按钮即可看到电路级描述（如图2-7所示），该描述是由DC生成的与工艺无关的中间结果，将来用户通过Compile命令将该结果映射到相应的工艺库上。点击界面左栏中的芯片标志按钮又可回到符号描述。
2.2.2 read命令
使用read命令可以一步完成analyze+elaborate的工作，并且
read命令还可以用来读取db、EDIF等格式的设计(analyze+elaborate仅能用于VHDL和verilog)。但是，read命令无法支持参数修改、VHDL中的构造体选择等功能。该命令的语法为： read
-format <文件类型> <文件列表>
-format? <文件类型>：源文件的类型，如verilog, vhdl, edif, db等
? <文件列表>：所有需要读入的源文件名，若有多个文件，则用“{}”括起
例 2-3 (利用read命令将读取直接数字频率合成器的所有设计源文件)：
read -format verilog {croma.v, cromb.v, ddfs.v, froma.v, fromb.v}
在图形界面中，选择 File -> Read 菜单，在弹出的 “Read File” 对话框中选择相应的文件打开即可（如图2-8所示）。
2.3 链接
在进一步工作之前，需要将设计中调用的子模块与链接库中定义的模块建立对应关系，这一过程叫做链接。这一过程可以利用link命令显式地完成，也可以将来综合时利用compile命令隐式地进行。推荐每次设计读入以后都用link命令执行一次链接。
注意：由于该命令以及以后提到的大部分命令均对当前设计(current_design)进行操作，所以在执行该命令前应正确设置current_design变量。
例 2-4（链接直接数字频率合成器的顶层设计：ddfs）： current_design ddfs /*将ddfs设置为当前设计*/ link
在图形界面中，单击选中ddfs模块，选择Analysis -> Link Design菜单即可看到设计链接对话框。对话框中的 “Search Path” 和 “Link Library” 域就是用户在启动文件中定义的值。选中