六、画版图
1. 先画bandgap模块，打开library manager，新建版图文件
图6-1 新建bandgap的版图文件
图6-2 进入版图编辑器界面
在版图界面选择Tools/Layout XL打开相应模块的schematic
图6-3 使用Layout XL进行原理图和版图的交互编辑
在Virtuoso XL Layout 中，选择菜单Create/Pick From Schematic，然后鼠标点击schematic中的元件，在layout编辑器中放入。
布图设计分为两步：元件布局与布线
在布局阶段需要根据原理图的设计考虑元件之间的匹配，此处建议的匹配方式：
（1） 两个三极管，本电路大小比为1：8，所以小的管放中间，大管分成8个相同的方块以小管为中心
均匀分布；
（2）电阻R16、R19、R20，RA=RB=10RC电阻匹配采用一维对称A1 B1 A2 B2…..A5 B5 C B6 A6 B7 A7…B10 A10
原理图中R20 (L/W=21.25um/2.5um)、R16 (L/W=192.85um/2.5um）、R19 (L/W=192.85um/2.5um)这三个电阻需匹配。故将R16和R19拆分成8段21.25um/2.5um再加上两段11.425um/2.5um，以R20为中心交叉对称放置于R20两边； (3) MA=MB=MC=2MD的MOS管匹配也采用一维对称 0.5MA 0.5MB 0.5MC MD 0.5MC 0.5MB 0.5MA;
原理图中的PM66、PM65、PM68、PM69这四个晶体管为镜像电流源，故需要较好匹配。各管的宽长比为PM66（5um/2um）、PM65（10um/2um）、PM68（10um/2um）、PM69（10um/2um），将这些管拉到版图界面后发现PM66的宽度和其他三个管的宽度不一样，这样很难匹配。故修改原理图，将PM65、PM68、PM69三个管的宽长比改为和PM66一样（5um/2um），同时将这三个管的multiplier设置为2，这样这三个管的实际宽长比相当于两个PM66的并联，即为10um/2um。这样布版图时就可以匹配了。
同样在原理图中有两个dummy MOS管，需要加到两边。
（4）参数相同的MOS管元件匹配：差分对，电流镜等。需要在原理图中将匹配的每个MOS管的宽度改为原来的一半，同时将multiplier设置为2，即拆成两个一半大小的MOS管的并联，且加上两个dummy管。当调到版图中按上面的方式对称布局。
（5）参数相同的电阻元件匹配：R15、R17。在版图中拆成两段长度为一半的电阻，记得在原理图中加入dummy元件。
将多个匹配的元件对齐：
首先将匹配的七个MOS版图水平对齐，方法是Edit/Others/Align然后弹出对齐设置窗口，按图6-7所示设置，然后点击Set New Reference，在Layout中先选中中间MOS版图作为对齐中心，然后依次点击其他六个MOS，这样这七个MOS管就水平对齐了（元件之间空隙为1.0 um）。
图6-7 元件对齐设置
接着垂直方向对齐电阻，这回将图6-7的Alignment direction选项中的Horizontal改为Vertical，Spacings改为3.0 um，点击Set New Reference，在Layout中先选择中间那个电阻作为参考位置，然后依次点击上面和下面的电阻，将它们全部对齐。
最后对齐九个三极管，先将中间三极管位置放好，然后用上面的方法水平和垂直对齐其他三极管，这里Spacings设置为3.0 um
所有的元件都放进来并对齐位置后，布局就完成了，接下来是布线。
为了将元件的衬底接到VDD或GND，以及对匹配的所有元件进行防干扰，所以对需要的管子加
guardring: PMOS管加well-guardring, NMOS管加p-guardring。
加方法（以pmos为例）：调出Layout XL，放置nwell层框将要加well-guardring的所有pmos框起来，选中nwell框，shift-G，双击nwell框之外的地方将guardring放好，按“s”（拉伸线条）将nwell框拉到围住guardring的内框，如图6-10所示。 nmos管加完p-guardring后，则将之前放置的nwell层框删除。
图6-10 给PM65、PM66、PM68、PM69四个PMOS加保护环（guardring）
2. 再画OPAM的版图，方法如画Bandgap。
为画版图方便，可以考虑将OPAM原理图中的M10a和M10b的长、宽都降低10倍，即改为：W10a=58um，L10=2um，Multiplier=2
原理图中所有需要匹配的元件都要拆成两个，并加上dummy元件。
Calibre的quickstart
注：如运行DRC和LVS时出现类似“error while compling rules”错误，则先修改下面两个文件：
1. 修改DRC规则文件，将/home/eda/wzh_lab/verify/drc/drcfile/yi046dr002_1k00/drc_header_1k_00 文件中
包含在INCLUDE /home/eda/ICPRJ/verify/drc …..等语句中的ICPRJ改成wzh_lab保存
2. 修改LVS规则文件，将 /home/eda/wzh_lab/verify/lvs/lvsfile/chrt035rf.sg.lvs.cal 文件中ICPRJ改成
wzh_lab保存
一、DRC
1. 先做bandgap的drc。
Virtuoso界面菜单最右边Calibre/Run DRC，出现如图1所示界面
图1 DRC运行界面
在wzh_lab/verify/drc目录中创建目录bandgap，然后将drc的工作目录设为bandgap目录，如图2所示。
然后按图2中的Run DRC按钮，稍等片刻，出现图3所示的DRC检查结果。
图2 设定工作目录和DRC文件