值得注意的是，相对其他同步信号及外部微控制器，PCLK的频率很高，而且通过示波器查看其波形呈现三角波，高电平即有效数据时间段很窄，而PCLK又是直接与每个像素的数据挂钩，因此此处需要用特殊方法，具体在本章第四节及下章讨论。 2.3 图像采集系统硬件模块设计
由图可以看出，系统硬件设计分为以下模块进行： ? SCCB控制模块 ? 图像数据采集模块
? 数据缓冲 ? 同步信号捕获 ? 存储显示模块
? FLASH和SDRAM的存储接口 ? LCD显示 ? 上位机串口调试模块
以下便分别对各个硬件模块进行论述。 2.3.1 SCCB控制模块 1． SCCB总线概述
SCCB（Serial Camera Control Bus）串行摄像控制总线是OmniVision公司开发的一种专门用于其CMOS摄像头/模块的串行总线。SCCB总线分为两线模式和三线模式，在精简引脚封装的CMOS芯片上一般使用两线模式，以下讨论不作说明均为两线SCCB总线。
SIO_C SIO_D
图2- 8 SCCB总线典型应用结构
SCCB总线使用两条线（串行数据SIO_C，串行时钟SIO_D）连接到总线上的任何一个器件，每个器件有着唯一的地址，并且都可以作为一个发送器和节后器。
? 发送器：本次传送发数据（不包括地址和命令）到总线的器件 ? 接收器：本次传送从总线接受数据（不包括地址和命令）的器件 ? 主机：初始化发送、产生时钟信号和终止发送的器件，可以是发
送器或接收器。主机通常是微控制器
? 从机：被主机寻址的器件，可以是发送器或接收器
OV7620本身可以设置为主机模式和从机模式，考虑传感器内部各功能寄存器的配置修改，因此将OV7620视为从机，将ARM视为主机，SCCB总线的典型结构如图2-8。SCCB总线协议基于IIC协议开发，可以将两线SCCB看成是IIC总线协议的子集，但要注意软件设计时与IIC的区别，此问题将在第三章软件设计中讨论。 2． SCCB总线接口设计
图2- 9 SCCB总线接口电路图
LPC2478开发板内部有IIC模块及高速GPIO引脚模块，完成对OV7620的控制有两种方式：一是直接用IIC模块接口来实现控制；二是将两个GPIO引脚连接SCCB总线，用软件模拟总线协议的方式完成对图像传感器的寄存器配置。由于SCCB与IIC的微细区别，即在读数据时SCCB多了一个总线停止的条件，直接用IIC模块读数据会出现谬误，所以选用第二中方法，即用GPIO软件模拟控制SCCB。
设计虽然摒弃了LPC2478的IIC模块控制的方法，但可以利用其中的IIC0接口（P0.27、P0.28引脚），因为LPC2478的GPIO只有这两个端口是开漏输出，符合整个IIC规范及SCCB协议。值得注意的是驱动SCCB的SCL、SDA应上拉2K~5KΩ的电阻，SCCB总线接口电路如图2-9。 2.3.2 图像数据采集模块
当ARM完成了对CMOS的寄存器配置后，正常上电的情况下，OV7620的同步信号端口VSYNC、HREF、PCLK及数据通道Y、UV便会连续不断的输出各种同步信号和图像数据，如果直接用ARM的GPIO口对Y、UV通道采集数据效率会非常低，采集一个像素点数据（8/16bit）会让ARM浪费许多等待时间，因此还需要缓冲器件的帮助。
由于一般的MCU工作频率不会高于图像传感器太多，取得一个像素点数据这一线程算上中断响应、中断延时、程序执行的时间很难在兼顾采集时间的同时采满一帧图像，所以通常会采取一定的方法使CMOS与MCU
相互匹配起来，达到最好的采集效率。常用的图像数据缓冲方法大致总结为以下三条：
一、通过SCCB配置OV7620里面的时钟控制寄存器（Clock rate control）对OV7620进行大幅降频处理，用MCU中断捕获降频后的PCLK进行采集。
二、在CMOS和MCU中加74HC573锁存器作为缓冲器件，对图像数据每一像素数据（8或16bit）进行锁存达到缓冲目的。
三、用FIFO器件作为缓冲。
方法一在牺牲采集速率的情况下可以获得较多有效像素点的采集，方法二则是牺牲部分有效像素点数据的情况下获得采集速率的提高，方法三比方法在速率牺牲较少的同时能够采集更多的有效像素点。根据系统设计目的，权衡采集速率及图像清晰度（与有效像素点个数成正比关系），本设计中选用专门用于图像数据缓冲的FIFO芯片AL422作为图像数据的缓冲，配合适当配置图像传感器的时钟控制模块，结合起来使图像像素点个数与采集时间达到最好的平衡。 1． 缓冲电路设计
图像数据缓冲部分的核心芯片AL422缓冲芯片是一款缓存容量大小为393,216字*8 bit的FIFO，内部集成的3M-bit的DRAM附带相应的控制器，使之具有友好的硬件接口。
现今多数的缓冲芯片由于内部存储空间限制不能做大容量数据的缓存，而专为高清视频/图像系统定制的AL422内部集成了较大存储量的DRAM，使其可以直接保存一帧（最大分辨率720*480）图像数据，更提供了50%以上的内存支持视频/图像方面的应用，因此这款AL422特别适合于与图像数据有关采集、处理方面的应用。
器件特点：
? 384K（393，216）*8 bits FIFO结构
? 支持VGA，CCIR，NTSC，PAL和HDTV图像分辨率缓冲 ? 独立的读/写操作（高速I/O数据传输速率） ? 高速一部串行通道 ? 读/写周期：20ns ? 数据存取时间：15ns ? 输出使能控制 ? 自刷新
? 5V或3.3V电源供电
AL422芯片的引脚描述见表2-2：
表2- 2 AL422引脚描述表
引脚名称 DI0~DI7 WCK /WE /WRST DO0~DO7 RCK /RE /RRST /OE TST VDD DEC/VDD GND 引脚号 1~4,11~14 9 5 8 15~18，25~28 20 24 21 22 7 10 19 6,23 输入/输出类型 输入 输入 输入（低有效） 输入（低有效） 输出 输入 输入（低有效） 输入（低有效） 输入（低有效） 输入 功能描述 数据输入 写周期 写使能 写复位 数据输出 读时钟 读使能 读复位 输出使能 测试引脚（下拉） 5V或3.3V 退耦输入 地
图2- 10 缓冲电路原理图
缓冲电路原理图如上图，AL422缓冲器件接受和释放数据靠WCK、/WE、/WRST、RCK、/RE、/RRST引脚的相互配合完成。考虑图像采集系统可以对静态黑白、彩色图像均可进行采集，用两片AL422搭建成缓冲模块。其中WCK写周期引脚与OV7620的PCLK相连（此做法可以规避用效率不高的中断嵌套方式捕获高频PCLK而采集图像的方法，直接用PCLK触发FIFO锁存数据的方式很快采集到一个像素数据），TST测试引脚外接下拉电阻下拉，DEC脚接104pF的退耦电容。 2． 同步信号捕获电路设计
由本章2.2.2可以了解到，对一帧有效图像的获取质量好坏直接与
MCU捕获三个同步信号VSYNC、HREF和PCLK的效率，在硬件本身的限制范围内尽可能用合适的软硬件设计方法来完成。
VSYNC垂直同步信号为表征一帧图像数据的到来，且低电平有效，可以直接与ARM的一个外部中断引脚相接（LPC2400的向量中断控制器VIC有32个中断源，其中外部中断EINT0~T3占据14~17通道），此处选择与EINT0的p2.10连接；HREF水平参考同步信号用来表征一行有效图像数据的到来。
图2- 11 同步信号捕获原理图
为了避免使用采集效率较低的中断嵌套的方法，在充分了解同步信号捕获关系及缓冲芯片AL422读写触发时序端口的基础上，直接将HREF同步引脚取反输出给缓冲FIFO的/WE写使能脚（为了方面软件控制，设计将LPC2478一个GPIO P3.25和HREF相与后取反接FIFO），如此既使得ARM可以软件编程控制FIFO的写入数据使能端口，又可以在极短的时间（50ns内）内完成对HREF的触发响应；同样的，将PCLK像素时钟同步引脚与FIFO的WCK写使能端口，当PCLK高电平时则拉高WCK将有效图像数据写入FIFO。
值得注意的是，OV7620为5V/3.3V可选电源系统，为了与LPC2400的3.3V接口电压匹配应把DOVDD跳线跳在3.3V且在外部供给DOVDD3.3V电压。同步信号接口电路如图2-11： 2.3.3 存储、显示模块 1． 存储模块
程序在嵌入式设备中一般有两种加载（load）模式：一种是在配套软件开发平台的程序直接下载目标板的ROM或FLASH存储器中进行；另一种则是加载到目标板外接的SDRAM中运行。在本文的软件开发平台ADS（Arm Development Suit）中均是可选的，一般来说都是加载到LPC2478