图2-10 FIR带通滤波器总体设计参数
2.2程序分析部分
根据上述FIR低通数字滤波器的原理与滤波特性，我们在上面的软件实践中已经掌握了设计数字滤波器的方法并且成功的使用Matlab/Simulink进行了设计和仿真。通过以上的过程我们可以导出一定性能的FIR滤波器频率响应与抽头系数，然后用Verilog HDL语言设计和QUARTUSⅡ仿真FIR低通数字滤波器，实现用软件描述硬件的动作及功能，应用软件来实现数字滤波器的功能和时序仿真。 2.2.1
FPGA 可编程逻辑元件介绍
EDA是Electronic Design Automation的缩写，意为电子设计自动化，即利用计算机自动完成电子系统的设计。EDA技术是以计算机和微电子技术为先导，汇集了计算机图形学、拓扑、逻辑学、微电子工艺与结构学和计算数学等多种计算机应用学科最新成果的先进技术。
它与电子技术、微电子技术的发展密切相关，吸收了计算机领域的大多数最新研究成果，以高性能的计算机作为工作工具，在EDA软件平台土，根据硬件描述语言HDL完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布线、仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
可编程逻辑器PLD(Programmable Logic Devices)是ASIC(Application Specific Integrated Circuits的一个重要分支。ASIC按制造方法又可分为全定制(Full Custom)产品、半定制(semi-custom)产品和可编程逻辑器件(PLD)。前两种ASIC的设计和制造都离不开器件生产厂家，用户主动性较差。随着微电子技术的发展，设计师们更愿意自己设计专用集成电路芯片，并尽可能缩短设计周期，最好是在实验室里就能设计出合适的ASIC芯片，并且立即投入实际应用之中，在使用中也能比较方便的对设计进行修改。可编程逻辑器件就是为满足用户的这一需求应运而生的。
使用FPGA器件设计数字电路，不仅可以简化设计过程，而且可以降低整个系统的体积和成本，增加系统的可靠性。它们无需花费传统意义下制造集成电路所需大量时间和精力，避免了投资风险，成为电子器件行业中发展最快的一族。使用FPGA器件设计数字系统电路的主要优点如下: 1.设计灵活
使用FPGA器件，可不受标准系列器件在逻辑功能上的限制。而且修改逻辑可在系统设计和使用过程的任一阶段中进行，并且只须通过对所用的FPGA器件进行重新编程即可完成，给系统设计提供了很大的灵活性。 2.增大功能密集度
功能密集度是指在给定的空间能集成的逻辑功能数量。可编程逻辑芯片内的组件门数高，一片FPGA可代替几片、几十片乃至几百片中小规模的数字集成电路芯片。用FPGA器件实现数字系统时用的芯片数量少，从而减少芯片的使用数目，减少印刷线路板面积和印刷线路板数目，最终导致系统规模的全面缩减。
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3.提高可靠性
减少芯片和印刷板数目，不仅能缩小系统规模，而且它还极大的提高了系统的可靠性。具有较高集成度的系统比用许多低集成度的标准组件设计的相同系统具有高得多的可靠性。使用FPGA器件减少了实现系统所需要的芯片数目，在印刷线路板上的引线以及焊点数量也随之减少，所以系统的可靠性得以提高。 4.缩短设计周期
基于FPGA器件的可编程性和灵活性，用它来设计一个系统所需时间比传统方法大为缩短。FPGA器件集成度高，使用时印刷线路板电路布局布线简单。同时，在样机设计成功后，由于开发工具先进，自动化程度高，对其进行逻辑修改也十分简便迅速。因此，使用FPGA器件可大大缩短系统的设计周期，加快产品投放市场的速度，提高产品的竞争能力。 5.工作速度快
FPGA/CPLD器件的工作速度快，一般可以达到几百兆赫兹，远远大于DPS器件。同时，使用FPGA器件后实现系统所需要的电路级数又少，因而整个系统的工作速度会得到提高。 6.增加系统的保密性能
很多FPGA器件都具有加密功能，在系统中广泛的使用FPGA器件可以有效防止产品被他人非法仿制。 7.降低成本
使用FPGA器件实现数字系统设计时，如果仅从器件本身的价格考虑，有时还看不出来它的优势，但是影响系统成本的因素是多方面的，综合考虑，使用FPGA的成本优越性是很明显的。首先，使用FPGA器件修改设计方便，设计周期缩短，使系统的研制开发费用降低;其次，FPGA器件可使印刷线路板面积和需要的插件减少，从而使系统的制造费用降低;再次，使用FPGA器件能使系统的可靠性提高，维修工作量减少，进而使系统的维修服务费用降低。总之，使用FPGA器件进行系统设计能节约成本。
2.2.2 QuartusⅡ及Verilog HDL介绍
Quartus II 属于Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
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此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。
Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。
Altera Quartus II 作为一种可编程逻辑的设计环境， 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
Verilog HDL是目前应用最为广泛的硬件描述语言。Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。该语言适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述。Verilog HDL进行设计最大的优点是其工艺无关性。这使得我们在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路。VerilogHDL是一种硬件描述语言(hardware description language)，为了制作数字电路而用来描述ASIC和FPGA的设计之用。VerilogHDL 的设计者想要以 C 编程语言为基础设计一种语言，可以使工程师比较容易学习。 2.2.3实际滤波器程序设计（11阶FIR数字滤波器）
FPGA实现FIR滤波器，首先进行指标选定和Matlab软件参数仿真，然后执行基于Verilog方法的硬件实现中用移位方法代替了乘法运算。
表2-3设计指标要求
设计 指标 低通 0.85 (1对应Fs/2) 11 8bits 高低通 截止频率 阶 数据宽度 根据以上指标，利用MATLAB中的FIR滤波器系数设计命令fir1(10，0.85)所设计滤波器的系数。
表2-4 Matlab中导出的滤波器系数
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MATLAB软件仿真的滤波器的抽头系数及其幅度频响特性如下图2-11所示。
图2-11 11阶FIR滤波器的抽头系数和幅频特性曲线
可见抽头系数是奇对称的，即：
，
。FIR滤
波器采用对称结构，每个抽头的输出分别乘以相应加权的二进制值，再将结果相加。同时，利用滤波器系数的及对称的特性，对输入信号 进行如下等效：
，
。
2.2.4.VerilogHDL的实现
这个方法的实现中，使用了移位代替乘法运算来实现滤波器乘加的方法。由于滤波器系数都是小数，所以我们先左移7位（即放大128倍），再用相应的移位来近似这些系数，最后经过乘加运算得到结果，对这个结果再右移7位（即缩小128倍）即可得出正确的结果。
各个系数的移位情况如下：其中2表示左移1位，1表示不移位，0.5表示右移1位，其他依次类推：
128×h(0)=128×0.036=0.4608=0.5-0.03125 128×h(1)=128×0.0127=1.6256=1+0.5+0.125
128×h(2)=128×0.0417=5.3376=4+1+0.25+0.625+0.03125 128×h(3)=128×0.0878=11.2384=8+4-1+0.25 128×h(4)=128×0.1318=16.8704=16+1-0.125
128×h(5)=128×0.8500=108.800=128-16-4+0.25+0.0625
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这样，我们就可以把这个11阶FIR数字滤波器的输出用一下的算式得到
表2-5 Verilog方法设计FIR的实验数据
图 2-12系数放大后求SUM
计算得到结果后再将sum右移7位，即可得到正确结果。程序的功能仿真结果如下图2-12所示。
图2-13功能仿真
由上图2-12可以看出，tap0到tap10是输入x的依次延时1个时钟周期，结果sum输出相对于输入x延迟了2个时钟周期，y输出相对于sum输出延迟了1个时钟周期，这和程序设计相符合。
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