先建立div248.VHD文件。这是分频器文件。
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点击“OK”。 输入div248.VHD文件如下： library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div248 is
port(clk:in std_logic; div2:out std_logic; div4:out std_logic; div8:out std_logic;
div16:out std_logic; div32:out std_logic); end div248;
architecture one of div248 is
signal cnt:std_logic_vector(25 downto 0); begin
process(clk) begin
if clk'event and clk='1'then ---- cnt<=cnt+1; end if;
end process; div2<=cnt(0); div4<=cnt(16); div8<=cnt(18); div16<=cnt(20); div32<=cnt(25); end;
输入完文件后，选择保存文件。在选择框中选中“Add file to current project”，然后保存文件：
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点击“Save”保存文件。 3.编译项目文件
点击按钮
，或利用下图示，选择对应操作。
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编译过程需要几分钟的时间，在Status框中有编译进程，编译通过时显示下图结果。
4.创建文件对应的电路符号
将当前工作窗口切换到div248.VHD界面，然后按照下图示选择对应的操作。
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创建电路符号成功后，显示如下图。点击“确定”。
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