标在预期的位置点击鼠标左键确认，点击鼠标右键退出放置该符号。
绘制基本单元的操作方法是：先在子菜单/工具条中激活该操作项，再在绘图的起点按住鼠标至绘图的终点松开鼠标即可。
图4.64 图形绘制的基本单元操作选项
图4.65 库元件选择 输入文本（Draw Text）以及添加网络名（Add Net Name）等操作方法
是：先在子菜单/工具条中激活该操作项，则在编辑窗口的下侧出现编辑栏，输入文本或网络名，点击回车“Enter”键，编辑的内容自动粘帖在鼠标上，移动鼠标在预期的位置点击鼠标左键确认，同时退出放置该文本或网络名。
引入信号输入端或输出端符号（I/OMarker）的操作方法是：在定义了信号输入或输出端的网络名的前提下，在子菜单/工具条中激活该操作项，出现图4.66所示的I/OMarker选择对话框。选择模式后激活网络名，输入端或输出端的符号自动标注或绘制出。
4）图形编辑（Edit） 图4.66 I/OMarker选择
图形编辑主要是指对已存在的图形进行移动、旋转、内复制、删除、外拷贝等操作。各种操作项目如图4.67所示。
最基本的操作有已绘图形的移动（Move）、90o旋转（Rotate）、镜面旋转（Mirror）、复制多用（图形内）（Duplicate）、删除（Delete）以及库符号的编辑（Symbol）、已绘图形的拷贝（对外）输出（Copy）等。
移动、内复制、删除的操作方法是：先在子菜单/工具条中选中该操作项，再用鼠标点中或按住鼠标用一个方框选中该操作对象后，松开鼠标或移动/复制到指定的地方即可。
旋转的操作方法是：先使被旋转的对象处于放置、移动或复制多用状态，再在子菜单/工具条中选中该操作项后，点击鼠标左键即可。也可以通过热键操作，即，在被旋转的对象处于放置、移动或复制多用状态下，“Ctrl+R”实现90o旋转（Rotate），“Ctrl+E”实现镜面旋转（Mirror）。
库符号的编辑（Symbol）方法是：在子菜单/工具条中选中该操作项后，用鼠标左键双击被编辑的符号即可进入符号编辑状态，再执行相应的与前类似的编辑操作。编辑完后注意存盘。
图4.67 图形编辑的操作项目 图形
的拷贝输出操作方法是：先在子菜单中选中“Copy Image”操作项，再按住鼠标用一个方框选中欲拷贝的图形，最后在子菜单中选中“Copy”操作项即可。这时在剪贴板中即保存了被拷贝的图形。
5）文件管理（File）
图形绘制完后，应进行存盘保存。使用原理图编辑器绘制的图形，其文件的扩展名为.sch，要使用原理图编辑器才能打开该文件。
4.3.3 VHDL输入方式设计操作
为了能快速地掌握ispDesignEXPERT基于VHDL设计输入方式的操作，下面介绍一个4位二进制并行加法器的设计和测试全过程。
【例4.3.1】4位二进制并行加法器的源程序adder4b.vhd。 LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDER4B IS
PORT(CIN: IN STD_LOGIC;
AIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0); BIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0); S: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CONT: OUT STD_LOGIC); END ADDER4B;
ARCHITECTURE ART OF ADDER4B IS
SIGNAL SINT: STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL AA,BB:STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN
AA<='0'&AIN; BB<='0'&BIN; SINT<=AA+BB+CIN; S<=SINT(3 DOWNTO 0); CONT<=SINT(4);
END ARCHITECTURE ART;
1）创建VHDL设计工程及源程序文件 （1）创建VHDL设计工程
首先，为该设计建立一个单独的目录，这里设为“F：\\ispexam”，然后在“程序”栏中选“Lattice Semiconductor → ispDesignEXPERT”进入“ispDesignEXPERT Project Navigator”主窗口，如图4.60所示。选择“File”→“New Project”菜单以便建立一个新的工程文件，此时会弹出如图4.68所示的对话框。
选好目录“F：\\Ispexam”，再在该对话框下面的“Project Type”栏中，根据设计类型选择相应的工程文件类型，本设计应选择Schematic/VHDL类型。在“Project”栏中填入“adder4b”，即将以上的VHDL源程序的工程名定为“adder4b.syn”，按“保存”键即完成工程名设定。
图4.68 建立工程文件对话框
（2）编辑VHDL源程序文件
接着在“ispDesignEXPERT Prject Navigator”主窗口中，选择“Source”→“New”菜单，在弹出如图4.69所示的“New Source”对话框，选择“VHDL Module”类型。此时将弹出如图4.70所示的对话框“New VHDL Source”，在对话框的各栏中分别填入如图所示的信息，按“OK”按钮后，即进入文本编辑器“Text Editor”，以编辑VHDL文件。
图4.69 源文件设置窗
图4.70 VHDL源文件框架设置窗
读者可在“Text Editor”中输入上述的adder4b.vhd源程序，并存盘和退出此编辑器。 此时，在主窗口左侧的源程序区中，adder4b.vhd文件被自动调入当前工程中。单击或激活源程序区中的“ispLSI1016-60LH44/883”栏，此时的主窗口将呈现如图4.71所示界面。
2）系统逻辑综合 （1）目标器件的选择
本设计拟采用的器件为ispLSI1032EA-70LJ84，这时须双击源程序区中的“ispLSI1016-60LH44/883”，在弹出的“Choose Device”窗口中改换器件为ispLSI1032EA-70LJ84。
（2）源程序的编译、综合
双击窗口右侧的“Compile Design”，对文件ADDER4B.vhd进行编译，在此过程中，ispDesignEXPERT自动进行VHDL编译，并进入“ispDesignEXPERT Process”窗口。当被编译文件有错时，系统自动弹出“Report Viewer”窗口生成automake.log文件并提示错误的原因以及错误所在，修改错误并存盘，再编译直至没有错误；若整个编译、综合过程无错误，也一样生成automake.log文件，并自动返回到如图4.71所示窗口，且能看见“Compile Design”等处有一绿勾，表示编译通过。
图4.71 ispDesignEXPERT Project Navigator
双击窗口右侧的“Timing Analysis”，对文件ADDER4B.vhd进行时序分析；双击窗口右侧的“Generate Board-level Stamp Model”，对文件ADDER4B.vhd进行创建印制板图模型。只要“Compile Design”编译通过，时序分析以及印制板图模型都会顺利通过，至此，窗口中相关各项处有以绿勾，表示综合通过。
3）设计中的有关仿真
通过VHDL综合后，ispDesignEXPERT可对设计进行功能和时序仿真，但不能进行行为仿真。
（1）编辑测试文件
在ispDesignEXPERT中，测试程序必须用ABEL-HDL语言编写。 下面简单地介绍一下ABEL语言的程序结构及测试相量的编写方法。
一个ABEL源文件由1个或多个相互独立的模块组成，每个模块中又由模块声明、定义段、逻辑描述或测试向量段组成，并且每个模块必须有一个模块声明部分，其它部分可选，而且每个部分必须用一个相应的关键字加以标识 。ABEL源文件结构如下所示：
MODULE START //模块开始
FLAGS //标志语句
TITLE //标题语句 DECLARATIONS //定义段 CONSTANT DECLARATIONS //常量定义 MACRO DECLARATIONS //宏定义 DEVICE DECLARATIONS //器件定义
PIN AND NODE ASSIGNMENTS //管脚及节点定义 ATTRIBUTE DECLRATIONS //属性定义
//逻辑描述段
BOOLEAN EQUATIONS //布尔方程 TRUTH TABLES //真值表 STATES DIAGRAMS //状态表
//测试向量段
TEST VECTORS //测试向量头 MODILE END //模块结束
其中PIN管脚定义语句，用于说明管脚标识符与真实器件管脚间的关系，并可给出可编程器件管脚的属性。其语句格式如下：
[!]管脚名[,[!]管脚名]．．．．．．PIN [IN 器件名] 管脚号[=’属性[,属性] ．．．’] [,管脚号[=,属性[,属性] ．．．]] ．．． 如：!CLOCK，RESET，S1 PIN IN U12，12，15，13；
该管脚定义语句将器件U12的管脚12，15，3分别用CLOCK，RESET，S1来代表，语句中使用的[!]运算符，表示该管脚为低电平有效，在语言处理程序进行处理时，会自动将其取反。
TEST VECTORS测试向量语句，用于对器件的内部模式进行仿真，并对编程后的器件进行功能测试。测试向量表的语句格式如下：
TEST_VECTORS [IN 器件名][注释] （输入向量—＞输出向量）
[ 输入向量值—＞输出向量值；]
测试向量定义了输入输出信号的逻辑关系，测试向量表列出了各种输入信号的组合及相应的输出信号，表中可包含所有的组合形式，也可以只写出其中的一部分。要求表中所有信号值必须用定义过的常量或数值常量及特殊常量“.X..”、“.Z.”等，表中每一行（即每一组输入输出信号）必须以分号结尾。
【例4.3.2】ABEL测试文件ADDER4B.ABV MODULE ADDER4B;
AIN,BIN,CIN,S,CONT PIN;
//测试向量中，输入输出信号可不分开书写，也不必要注明输入或输出的性质 X = .X.; //定义常量
TEST_VECTORS ([AIN,BIN,CIN] ->[S,CONT]); [^H9,^HA,0] ->[X, X]; [^HB,^H1,1] ->[X, X]; [^HA,^H8,0] ->[X, X]; [^HC,^H5,1] ->[X, X]; …… END;