图B8.2
解：（1）已知微地址寄存器长度为8位，故推知控存容量为256单元。所给条件中微程序有两处分支转移。如不考虑他分支转移，则需要判别测试位P1 ，P2（直接控制），故顺序控制字段共10位，其格式如下,AI表示微地址寄存器：
P1 P2 A1,A2 ? A8
（2）转移逻辑表达式如下：
A8 = P1·IR6·T4 A7 = P1·IR5·T4 A6 = P2·C0·T4
其中T4为节拍脉冲信号。在P1条件下，当IR6 = 1时，T4脉冲到来时微地址寄存器的第8位A8将置“1”，从而将该位由“0”修改为“1”。如果IR6 = 0，则A8的“0”状态保持不变，A7，A6 的修改也类似。
判别字段 下地址字段 31
根据转移逻辑表达式，很容易画出转移逻辑电路图，可用触发器强制端实现。
图B8.3 93、求证：[x]补 - [y]补 = [x]补 +[-y]补 因为 [x]补 + [y]补 = [x + y]补
所以 [y]补 = [x + y]补 - [x]补 ① 又 [x-y]补 = [x+（-y）]补 = [x]补 + [-y]补 所以 [-y]补= [x-y]补 - [x]补 ② 将①和②相加，得
[y]补 + [-y]补 = [x + y]补+ [x - y]补- [x]补- [x]补
= [x + y + x - y]补- [x]补- [x]补 = [x + x]补- [x]补- [x]补 =
94、CPU执行一段程序时，cache完成存取的次数为5000次，主存完
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成存取的次数为200次。已知cache存取周期为40ns，主存存取周期为160ns。求： 1）．Cache 命中率H。
2）．Cache/主存系统的访问效率e。 3）．平均访问时间Ta。
解：① 命中率 H = Nc/（Nc+Nm） = 5000/（5000+2000）=5000/5200=0.96
② 主存慢于cache的倍率 R = Tm/Tc=160ns/40ns=4
访问效率：
ｅ＝ １／［ｒ＋（１－ｒ）Ｈ］＝１／［４+（１－４）×０.９６］ ＝８９.３℅
③ 平均访问时间 Ｔａ＝Ｔｃ／ｅ＝４０／０.８９３＝４５nｓ
95、指令格式如下所示，OP为操作码字段，试分析指令格式的特点。
15 10 7 4 3 0 OP 源寄存器 基值寄存器 位移量（16位）
解：（1）双字长二地址指令，用于访问存储器。
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（2）操作码字段OP为6位，可以指定26 = 64种操作。 （3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由基值寄存器
和位移量决定），所以是RS型指令。
96、某机运算器框图如图B7.1所示，其中ALU由通用函数发生器组成，M1—M3为多路开关，采用微程序控制，若用微指令对该运算器要求的所有控制信号进行微指令编码的格式设计，列出各控制字段的编码表。
图B7.1
解：当24个控制信号全部用微指令产生时，可采用字段译码法进行编码控制，采用的微指令格式如下（其中目地操作数字段与打入信号段可结合并公用，后者加上节拍脉冲控制即可）。
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3位 3位 5位 4位 3位 2位
××× ××× ××××× ×××× ××× ×× X
目的操作数 源操作数 运算操作 移动操作 直接控制 判别 下址字段
编码表如下：
目的操作数源操作数运算操作移位门直接控制字段 字段 字段 MS0S1S2S3 字段 字段 001 a, 001 e LDR0 010 f L, R, S, i, j, N +1 010 b, 011 g LDR1 100 h 011 c, LDR2 100 d, LDR3 97、 （1）某总线在一个总线周期中并行传送4个字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，总线带宽是多少?? （2）如果一个总线周期中并行传送64位数据，总线
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