? 电源
开机步骤如下：
1） 首先确定电源已关闭
2） 按下图图示连接硬件设备和配件
FPGA下载器接电源适配器电源开关USB线复位按钮USB口
3） 接入电源，打开电源开关 4） 检查下载器状态是否正常
2.2 关机操作 1）关闭电源
2）拆除连接线装箱
三、ISE的使用 在计算机桌面上双击ISE图标，便可以启动ISE软件的运行。整个界面采用标准Windows格式，共分8个部分：标题栏、菜单栏、工具栏、工程管理栏、源代码文件编辑区、过程管理区、信息显示区和状态栏。
标题栏 菜单栏 工具栏
工程管理区
源代码编辑区
过程管理区
信息显示区
状态栏
具体菜单栏中的各项的具体功能可以阅读相关资料。下面具体介绍利用ISE软件开发
FPGA的整个过程。 １、新工程建立
选择“File|New Projiect”选项，弹出新建工程的对话框，输入工程名，选择所存路径，
至于顶层源文件类型默认为HDL，点击NEXT进入工程属性，选择器件类型、封装、速度、综合工具、仿真工具以及喜欢的硬件描述语言，详见下图设置。择好后点击OK进入下一页，可以选择新建源代码文件，也可直接跳过，进入下一页。如已有源代码文件，则可以添加到工程中；如没有，则单击“NEXT”进入最户一页，单击“OK”就建立一个完整的工程文件。
2、代码输入
1) 在工程管理区点击鼠标右键，弹出菜单选择New Source，或者在Project栏目菜单
中选择New Source，弹出界面；
2) 输入文件名，选择源码类型，这里选择Verilog Module，单击NEXT进入端口定义
对话框；
3) 输入端口名，选择端口的方向属性、总线以及MSB、LSB等，也可以在代码中进
行声明。单击NEXT进入下一个界面； 4) 示例程序的verilog HDL程序： module SEGdisp(SEG_LED,VD_data,SW); output [3:0] SEG_LED; input [3:0] SW; output [7:0] VD_data; reg [7:0] VD_data; reg [3:0] SEG_LED;
always @(SW) begin
case(SW) 4'b1110:begin
SEG_LED<=4'b0001; VD_data<=8'b0110_0000;
end
4'b1101:begin
SEG_LED<=4'b0010;
VD_data<='b1101_1010;
end
4'b1011:begin
SEG_LED<=4'b0100; VD_data<=8'b1111_0010;
end
4'b0111:begin
SEG_LED<=4'b1000; VD_data<=8'b0110_0110;
end
default: begin
SEG_LED<=4'b0000;
VD_data<=8'b1111_1111; end
endcase
end endmodule
5) 单击“FINISH”，完成新源代码文件的建立。
当代码编辑完成后要存盘时，ISE12.2要检查代码的语法，如有错误，则存盘时在信息状态栏当中会给出出错信息。根据出错信息修改代码，直到没有语法错误为止。 3、进行仿真
ISE仿真有两种方法：一种是利用HDL Bencher的图形化波形编辑功能编写测试文件；
另一种是利用HDL语言编写测试文件，这里介绍利用HDL语言来构建测试平台。
1) 测试平台建立
a) 在工程管理区点击鼠标右键，弹出菜单选择New Source，弹出界面； b) 输入文件名，选择Verilog Test Fixture，打钩add to project，单击NEXT；