[英文原版]操作系统_精髓与设计原理_第6版 答案翻译
Keys of Operating Systems Internals and Design Principles
6th Edition
第一章 计算机系统概述
复习题：
1.1、 列出并简要地定义计算机的四个主要组成部分。
答：主存储器，存储数据和程序；算术逻辑单元，能处理二进制数据；控制单元，
解读存储器中的指令并且使他们得到执行；输入/输出设备，由控制单元管理。
1.2、 定义处理器寄存器的两种主要类别。
答：用户可见寄存器：优先使用这些寄存器，可以使机器语言或者汇编语言的程序
员减少对主存储器的访问次数。对高级语言而言，由优化编译器负责决定把哪些变量应该分配给主存储器。一些高级语言，如C语言，允许程序言建议编译器把哪些变量保存在寄存器中。
控制和状态寄存器：用以控制处理器的操作，且主要被具有特权的操作系统例
程使用，以控制程序的执行。
1.3、 一般而言，一条机器指令能指定的四种不同操作是什么？
答：这些动作分为四类：处理器－寄存器：数据可以从处理器传送到存储器，或者
从存储器传送到处理器。处理器－I/O：通过处理器和I/O模块间的数据传送，数据可以输出到外部设备，或者从外部设备输入数据。数据处理，处理器可以执行很多关于数据的算术操作或逻辑操作。控制：某些指令可以改变执行顺序。
1.4、 什么是中断？
答：中断：其他模块（I/O，存储器）中断处理器正常处理过程的机制。 1.5、 多中断的处理方式是什么？
答：处理多中断有两种方法。第一种方法是当正在处理一个中断时，禁止再发生中
断。第二种方法是定义中断优先级，允许高优先级的中断打断低优先级的中断处理器的运行。
1.6、 内存层次的各个元素间的特征是什么？
答：存储器的三个重要特性是：价格，容量和访问时间。 1.7、 什么是高速缓冲存储器？
答：高速缓冲存储器是比主存小而快的存储器，用以协调主存跟处理器，作为最近
储存地址的缓冲区。
1.8、 列出并简要地定义I/O操作的三种技术。
答：可编程I/O：当处理器正在执行程序并遇到与I/O相关的指令时，它给相应的
I/O模块发布命令（用以执行这个指令）；在进一步的动作之前，处理器处于繁忙的等待中，直到该操作已经完成。中断驱动I/O：当处理器正在执行程序并遇到与I/O相关的指令时，它给相应的I/O模块发布命令，并继续执行后续指令，直到后者完成，它将被I/O模块中断。如果它对于进程等待I/O的完成来说是不必要的，可能是由于后续指令处于相同的进程中。否则，此进程在中
断之前将被挂起，其他工作将被执行。直接存储访问：DMA模块控制主存与I/O模块间的数据交换。处理器向DMA模块发送一个传送数据块的请求，（处理器）只有当整个数据块传送完毕后才会被中断。
1.9、 空间局部性和临时局部性间的区别是什么？
答：空间局部性是指最近被访问的元素的周围的元素在不久的将来可能会被访问。
临时局部性（即时间局部性）是指最近被访问的元素在不久的将来可能会被再次访问。
1.10、 开发空间局部性和时间局部性的策略是什么？ 答：空间局部性的开发是利用更大的缓冲块并且在存储器控制逻辑中加入预处理机
制。时间局部性的开发是利用在高速缓冲存储器中保留最近使用的指令及数据，并且定义缓冲存储的优先级。
习题：
1.1、图1.3中的理想机器还有两条I/O指令： 0011 = 从I/O中载入AC 0111 = 把AC保存到I/O中
在这种情况下，12位地址标识一个特殊的外部设备。请给出以下程序的执行过程（按照图1.4的格式）：
1. 从设备5中载入AC。
2. 加上存储器单元940的内容。 3. 把AC保存到设备6中。
假设从设备5中取到的下一个值为3940单元中的值为2。 答案：存储器（16进制内容）：300：3005；301：5940；302：7006 步骤1：3005－>IR；步骤2：3－>AC
步骤3：5940－>IR；步骤4：3＋2＝5－>AC 步骤5：7006－>IR：步骤6：AC－>设备 6
1.2、本章中用6步来描述图1.4中的程序执行情况，请使用MAR和MBR扩充这个描述。 答案：1. a. PC中包含第一条指令的地址300，该指令的内容被送入MAR中。 b. 地址为300的指令的内容（值为十六进制数1940）被送入MBR，并且PC增1。
这两个步骤是并行完成的。
c. MBR中的值被送入指令寄存器IR中。
2. a. 指令寄存器IR中的地址部分（940）被送入MAR中。 b. 地址940中的值被送入MBR中。 c. MBR中的值被送入AC中。
3. a. PC中的值（301）被送入MAR中。 b. 地址为301的指令的内容（值为十六进制数5941）被送入MBR，并且PC增1。 c. MBR中的值被送入指令寄存器IR中。
4. a. 指令寄存器IR中的地址部分（941）被送入MAR中。 b. 地址941中的值被送入MBR中。
c. AC中以前的内容和地址为941的存储单元中的内容相加，结果保存到AC中。 5. a. PC中的值（302）被送入MAR中。 b. 地址为302的指令的内容（值为十六进制数2941）被送入MBR，并且PC增1。
c. MBR中的值被送入指令寄存器IR中。
6. a. 指令寄存器IR中的地址部分（941）被送入MAR中。 b. AC中的值被送入MBR中。
c. MBR中的值被存储到地址为941的存储单元之中。
1.4、假设有一个微处理器产生一个16位的地址（例如，假设程序计数器和地址寄存器都是16位）并且具有一个16位的数据总线。
a.如果连接到一个16位存储器上，处理器能够直接访问的最大存储器地址空间为多少？ b.如果连接到一个8位存储器上，处理器能够直接访问的最大存储器地址空间为多少？ c.处理访问一个独立的I/O空间需要哪些结构特征？
d.如果输入指令和输出指令可以表示8位I/O端口号，这个微处理器可以支持多少8位I/O端口？
答案：对于(a)和(b)两种情况，微处理器可以直接访问的最大存储器地址空间为216 = 64K
bytes；唯一的区别是8位存储器每次访问传输1个字节，而16位存储器每次访问可以传输一个字节或者一个16位的字。对于(c)情况，特殊的输入和输出指令是必要的，这些指令的执行体会产生特殊的“I/O信号”（有别于“存储器信号”，这些信号由存储器类型指令的执行体产生）；在最小状态下，一个附加的输出针脚将用来传输新的信号。对于(d)情况，它支持28 = 256个输入和28 = 256个输出字节端口和相同数目的16位I/O端口；在任一情况, 一个输入和一个输出端口之间的区别是通过被执行的输入输出指令所产生的不同信号来定义的。
1.5、考虑一个32位微处理器，它有一个16位外部数据总线，并由一个8MHz的输入时钟驱动。假设这个微处理器有一个总线周期，其最大持续时间等于4个输入时钟周期。请问该微处理器可以支持的最大数据传送速度为多少？外部数据总线增加到21位，或者外部时钟频率加倍，哪种措施可以更好地提高处理器性能？请叙述你的设想并解释原因。 答案：时钟周期＝1/（8MHZ）＝125ns
总线周期＝4×125ns＝500ns
每500ns传输2比特；因此传输速度＝4MB/s 加倍频率可能意味着采用了新的芯片制造技术（假设每个指令都有相同的时钟周期数）；加倍外部数据总线，在芯片数据总线驱动/锁存、总线控制逻辑的修改等方面手段广泛（或许更新）。在第一种方案中，内存芯片的速度要提高一倍（大约），而不能降低微处理器的速度；第二种方案中，内存的字长必须加倍，以便能发送/接受32位数量。
1.6、考虑一个计算机系统，它包含一个I/O模块，用以控制一台简单的键盘/打印机电传打字设备。CPU中包含下列寄存器，这些寄存器直接连接到系统总线上： INPR：输入寄存器，8位 OUTR：输出寄存器，8位 FGI：输入标记，1位 FGO：输出标记，1位 IEN：中断允许，1位
I/O模块控制从打字机中输入击键，并输出到打印机中去。打字机可以把一个字母数字符号编码成一个8位字，也可以把一个8位字解码成一个字母数字符号。当8位字从打字机进入输入寄存器时，输入标记被置位；当打印一个字时，输出标记被置位。 a. 描述CPU如何使用这4个寄存器实现与打字机间的输入/输出。
b. 描述通过使用IEN，如何提高执行效率？
答案：a.来源于打字机的输入储存在INPR中。只有当FGI＝0时，INPR才会接收来自打字
机的数据。当数据接收后，被储存在INPR里面，同时FGI置为1。CPU定期检查FGI。如果FGI＝1，CPU将把INPR里面的内容传送至AC，并把FGI置为0。 当CPU需要传送数据到打字机时，它会检查FGO。如果FGO＝0，CPU处于等
待。如果FGO＝1，CPU将把AC的内容传送至OUTER并把FGO置为0。当数字符号打印后，打字机将把FGI置为1。
b.（A）描述的过程非常浪费。速度远高于打字机的CPU必须反复不断的检查FGI
和FGO。如果中断被使用，当打字机准备接收或者发送数据时，可以向CPU发出一个中断请求。IEN计数器可以由CPU设置（在程序员的控制下）。
1.7、实际上在所有包括DMA模块的系统中，DMA访问主存储器的优先级总是高于处理器访问主存储器的优先级。这是为什么? 答案：如果一个处理器在尝试着读或者写存储器时被挂起, 通常除了一点轻微的时间损耗之
外没有任何危害。但是，DMA可能从或者向设备(例如磁盘或磁带)以数据流的方式接收或者传输数据并且这是不能被打断的。否则，如果DMA设备被挂起（拒绝继续访问主存），数据可能会丢失。
1.9、一台计算机包括一个CPU和一台I/O设备D，通过一条共享总线连接到主存储器M，数据总线的宽度为1个字。CPU每秒最多可执行106条指令，平均每条指令需要5个机器周期，其中3个周期需要使用存储器总线。存储器读/写操作使用1个机器周期。假设CPU正在连续不断地执行后台程序，并且需要保证95%的指令执行速度，但没有任何I/O指令。假设1个处理器周期等于1个总线周期，现在要在M和D之间传送大块数据。
a.若使用程序控制I/O，I/O每传送1个字需要CPU执行两条指令。请估计通过D的I/O数据传送的最大可能速度。
b.如果使用DMA传送，请估计传送速度。 答案：a.处理器只能分配5％的时间给I/O.所以最大的I/O指令传送速度是10e6×0.05＝50000
条指令/秒。因此I/O的传送速率是25000字/秒。 b.使用DMA控制时，可用的机器周期下的数量是
10e6（0.05×5＋0.95×2）＝2.15×10e6
如果我们假设DMA模块可以使用所有这些周期，并且忽略任何设置和状态检查时间，那么这个值就是最大的I/O传输速率。
1.10、考虑以下代码：
for ( i = 0；i < 20；i++) for (j = 0；j < 10；j++) a[i] = a[i]*j
a. 请举例说明代码中的空间局部性。 b. 请举例说明代码中的时间局部性。
答案：a.读取第二条指令是紧跟着读取第一条指令的。
b.在很短的间歇时间内， a[i]在循环内部被访问了十次。
1.11、请将附录1A中的式（1.1）和式（1.2）推广到n级存储器层次中。 答案：定义：
Ci = 存储器层次i上每一位的存储单元平均花销 Si = 存储器层次i的规模大小
Ti = 存储器层次i上访问一个字所需时间
Hi = 一个字在不高于层次i的存储器上的概率
Bi = 把一个数据块从层次i+1的存储器上传输到层次i的存储器上所需时间
高速缓冲存储器作为是存储器层次1；主存为存储器层次2；针对所有的N层存储器层
以此类推。有：
CS??CSii?1nni
i?Si?1 Ts的引用更复杂，我们从概率论入手：所期望的值x?n?iPr[x?1]，由此我们可以
i?1n写出：Ts??THii?1i
我们需要清楚如果一个字在M1（缓存）中，那么对它的读取非常快。如果这个字在M2而不在M1中，那么数据块需要从M2传输到M1中，然后才能读取。因此，T2 = B1+T1 进一步，T3 = B2+T2 = B1+B2+T1 以此类推：Ti?n?Bj?1i?1i?1j?T1
n所以，Ts?n??(BH)?T?Hji1i?2j?1i?1ii
但是，
?Hi?1?1
i?1最后，Ts???(BH)?T
ii1i?2j?1n
1.12、考虑一个存储器系统，它具有以下参数： Tc = 100 ns Cc = 0.01 分/位 Tm = 1200 ns Cm = 0.001 分/位 a.1MB的主存储器价格为多少？
b.使用高速缓冲存储器技术，1MB的主存储器价格为多少？
c.如果有效存取时间比高速缓冲存储器存取时间多10% ，命中率H为多少？ 答案：a.价格 = Cm×8×106 = 8×103 ￠ = ＄80 b.价格 = Cc×8×106 = 8×104 ￠ = ＄800 c.由等式1.1知：1.1×T1 = T1+(1-H)T2 (0.1)(100) = (1-H)(1200)