图3-6编码器时序波形图
波形分析：如图3.6知，编码器为纯组合电路，处理数据为二进制，当分别向编码器输入不同信时，对应输出不同的数值。
（4）编码器的封装模块图
bianmaqiQ1Q2Q3Q4Q5Q6Q7Q8CQ[3..0]inst
图3-7编码器封装图
3.2.3译码器模块和仿真波形 （1）译码器的VHDL文本输入语言 LIBRARY ieee;
USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY yimaqi IS
PORT(m: IN STD_LOGIC_VECTOR(3 downto 0);
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BCD: OUT STD_LOGIC_VECTOR(6 downto 0); VGA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END yimaqi;
ARCHITECTURE a OF yimaqi IS BEGIN VGA<=\PROCESS(m) BEGIN CASE m IS
WHEN \WHEN \WHEN \WHEN \WHEN \WHEN \WHEN \WHEN \WHEN OTHERS => BCD <=\END CASE; END PROCESS; END ;
（2）译码器的编译图
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图3-8译码器编译图
（3）译码器的时序波形仿真图
图3-9译码器波形图
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波形分析：如图3.9知，七段数码为纯组合电路，处理数据为二进制，当分别向译码器输入不同信号时，对应数码管的七个段接高电平的亮起，从而输出不同的数值。
（4）译码器的封装模块图
yimaqim[3..0]BCD[6..0]VGA[3..0]inst
图3-10译码器封装图
3.2.3与门模块和仿真
（1）与门的VHDL文本输入语言 LIBRARY ieee;
USE ieee.std_logic_1164.ALL; ENTITY yumen IS
PORT (a,b,c,d,e,f,g,h:IN STD_LOGIC; Y:OUT STD_LOGIC); END ENTITY yumen;
ARCHITECTURE one OF yumen IS BEGIN
y<=a AND b AND c AND d AND e AND f AND g AND h; END ARCHITECTURE one;
（2）与门的编译图
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图3-11与门编译图
(3)与门的封装
yumenabcdefghyinst
图3-12与门封装图
3.2.5完整模块和仿真波形 （1）综合完整的硬件编辑图
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