分频

分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环（如altera的PLL，Xilinx的DLL）来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 1 整数分频器的设计 1.1偶数倍分频

偶数分频器的实现非常简单，通过计数器计数就完全可以实现。如进行N倍偶数分频，就可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，以使下一个时钟从零开始计数。以此循环，就可以实现任意的偶数分频。图1所示是占空比为1：1的36分频的仿真波形图。

1.2奇数倍分频

奇数倍分频有两种实现方法，其中之一完全可以通过计数器来实现，如进行三分频，就可通过待分频时钟上升沿触发计数器来进行模三计数，当计数器计数到邻近值时进行两次翻转。比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。这样，就在计数值邻近的1和2进行了两次翻转。如此便实现了三分频，其占空比为1/3或2/3.占空比1/15的15分频设计的主要代码如下：

如果要实现占空比为50％的三分频时钟，则可通过待分频时钟下降沿触发计数，并以和上升沿同样的方法计数进行三分频，然后对下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算。即可得到占空比为50％的三分频时钟这是奇数分频的第三种方法。这种方法可以实现任意的奇数分频。如将其归类为一般的方法：对于实现占空比为50％的N倍奇数分频，首先要进行上升沿触发以进行模N计数，计数选定到某一个值再进行输出时钟翻转，然后过（N-1）/2再次进行翻转，就可得到一个占空比非50％的奇数n分频时钟。再同时进行下降沿触发的模N计数，当其到达与上升沿触发输出时钟翻转选定值相同时，再进行输出时钟翻转，同样，经过（N-1）/2时，输出时钟再次翻转以生成占空比非50％的

奇数n分频时钟。将这两个占空比非50％的n分频时钟相或运算，就可以得到占空比为50％的奇数n分频时钟。图2所示是占空比为1：1的3分频电路原理图。图3为其仿真波形。

2 半整数分频器设计

进行n+0.5分频一般需要对输入时钟先进行操作。其基本设计思想是：首先进行模n的计数，在计数到n-1时，将输出时钟赋为'1'，而当回到计数0时，又赋为0，这样，当计数值为n-1时，输出时钟才为1，因此，只要保持计数值n-1为半个输入时钟周期，即可实现n+0.5分频时钟。因此，保持n-1为半个时钟周期即是该设计的关键。从中可以发现，因为计数器是通过时钟上升沿计数，故可在计数为n-1时对计数触发时钟进行翻转，那么，时钟的下降沿就变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上升沿，也就是说，计数值n-1只保持了半个时钟周期。由于时钟翻转下降沿变成上升沿，因此，计数值变为0.所以，每产生一个n+0.5分频时钟的周期，触发时钟都要翻转一次。图4给出了通用的半整数分频器的电路原理图。

图5所示是一个分频系数为2.5的分频器电路，该电路是用FPGA来设计半整数分频器的。它由模3计数器、异或门和D触发器组成。图6是其仿真波形图。

3 任意整数带小数分频

任意整数带小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。若设计一个分频系数为10.1的分频器，即可以将分频器设计成9次10分频和1次11分频，这样，总的分频值为： F=（9×10+1×11）/（9+1）=10.1

从这种实现方法的特点可以看出，由于分频器的分频值不断改变，分频后得到的信号抖动一般较大。当分频系数为N-0.5（N为整数）时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率，而不是一次N分频，一次N-1分频。一般而言，这种分频由于分频输出的时钟脉冲抖动很大，故在设计中的使用已经非常少。但是，这也是可以实现的。 4 结束语

利用本文介绍的方法可在对时钟要求比较严格的FPGA系统中，用FPGA内嵌的锁相环资源来实现分频。该设计方法简单方便、节约资源、可移置性强、便于系统升级，因此，在时钟要求不太严格的系统中应用非常广泛，同时在以后的FPGA设计发展中也有很大的应用空间。

0 引言

在数字逻辑电路设计中，分频器是一种基本电路， 通常用来对某个给定频率的时钟进行分频， 得到所需的时钟。时序电路设计中需要各种各样的分频器来获得不同频率的时钟，其中以整数分频器最为常见。整数分频可以简单的使用模n 计数器实现，即随驱动时钟跳变n 次后就输出一个进位脉冲，然后立即被清零或置位，再开始新一轮的循环的计数。 模 n 计数器的进位脉冲的宽度一般与驱动时钟相同，这对于边沿驱动的时序逻辑并不会带来什么问题。但是在某些需要使用电平逻辑的设计中，我们更希望分频时钟拥有50%，或者与驱动时钟相同的占空比。这时就需要通过另外的逻辑方法来进行分频，或者使用PLL。 在基于 CPLD（复杂可编程逻辑器件）/FPGA（现场可编程门阵列）的数字系统设计中，很容易实现由计数器或其级联构成各种形式的偶数分频及非等占空比的奇数分频，但对等占

空比的奇数分频及半整数分频的实现较为困难。

本文利用 VHDL（超高速集成电路硬件描述语言），通过Quartus II 7.1 开发平台，设计了一种能够实现等占空比的整数分频器，这种设计方法原理简单，可重用性好，而且只

需很少的逻辑宏单元。

1 分频原理

1.1 偶数倍（2N）分频

使用一个模 N 计数器模块即可实现，即利用模N 计数器从0 开始对输入时钟的上升沿计数，计数值等于N 时，输出时钟进行翻转，同时给计数器一个复位信号使之从0 开始重

新计数，以此循环即可。为偶数倍分频原理示意图。

1.2 奇数倍（2N+1）分频

占空比为 X/(2N+1)或（2N＋1-X）/（2N+1）分频，用模（2N＋1）计数器模块可以实现。

取0 至2N 之间某一数值X(0

号，使之从0 开始重新计数，即可实现。

1.3 占空比为 50％的分频

1.2 中占空比为非50％的输出时钟在输入时钟的上升沿触发翻转。若在同一个输入时钟周期内，此计数器分别在输入时钟的上升沿和下降沿触发翻转得到的两路信号，再将所得到的信号进行逻辑或，即可得到占空比为50％的奇数倍分频时钟。当然其输出端再与偶数

倍分频器串接则可以实现偶数倍分频。奇数倍分频原理如所示：

1.4 N-0.5 倍分频

采用模 N 计数器可以实现。具体如下：计数器从0 开始上升沿计数，计数达到N-1 上升沿时，输出时钟需翻转，由于分频值为N-0.5，所以在时钟翻转后经历0.5 个周期时，计数器输出时钟必须进行再次翻转，即当CLK 为下降沿时计数器的输入端应为上升沿脉冲，使计数器计数达到N 而复位为0 重新开始计数同时输出时钟翻转。这个过程所要做的就是对CLK 进行适当的变换，使之送给计数器的触发时钟每经历N-0.5 个周期就翻转一次。本

设计未作要求，因此仅叙述原理，实际并没有完成该部分设计。

1.5 对于任意的 N＋A/B 倍分频（N、A、B∈Z，A?B）

分别设计一个分频值为 N 和分频值N＋1 的整数分频器，采用脉冲计数来控制单位时间内两个分频器出现的次数，从而获得所需要的小数分频值。可以采取如下方法来计算各自

出现的频率：

设N 分频器出现的频率为a，则N×a＋（N+1）×（B-a）＝N×B＋A ，求解该方程可知a＝B-A。所以 N＋1 分频器出现的频率为A。例如实现7＋2/5 分频，取a 为3，即7×3＋8×2就可以实现。但是由于这种小数分频输出的时钟脉冲抖动很大，现实中很少使用。

这里仅叙述原理，并没有完成该部分的设计。

1.6 利用 PLL 模块设计分频器

利用 PLL 模块将待分频时钟（CLK）进行倍频得到待分频时钟的2 倍频时钟（2CLK），这样以来，为了完成对CLK 的N（N∈Z）分频就只要对2CLK 进行2N（N∈Z）分频，也就只要考虑偶数分频，从而简化了设计，但由于PLL 输入时钟不能任意改变，使得设计有较大

的局限性。

2 具体设计思路

2.1 单纯利用逻辑代码编写

主要设计思想是通过对分频系数的模运算将偶数分频和奇数分频分成两种情况分别考虑，偶数分频比较简单，此处不赘述，可参考原理部分的叙述；奇数(2N+1)分频时分别对待分频时钟的上升沿和下降沿进行计数，上升沿计到0 和2N 时翻转输出信号，并重新计数，下降沿计到N 时翻转输出信号，并重新计数，将两信号相或就得到占空比为50%的时钟。据上述思想，设计出divider.vhd。在divider 基础上对代码进行优化，上升沿计满2N+1 时翻转输出信号，下降沿计满N 时翻转输出信号，两信号相异或就得到占空比为50%的时钟信

号，设计出DIV_N。

2.2 调用 PLL 模块完成设计

调用 PLL 宏模块，将输入进行倍频处理，再对PLL 模块的输出时钟进行2N 分频即可。

3 仿真及综合情况

3.1 软件仿真

ModelSim SE 6.1f 和Quartus II 7.1 两者比较而言，ModelSim 的仿真更为专业和精确，因此本文用Modelsim 完成仿真工作。但调用PLL 模块时用到了Altera 的库，因此无法利用ModelSim 进行仿真，仅给出了在Quartus II 中的仿真情况。由仿真情况可以看出，采用逻辑代码完成的设计很好地实现了任意分频器的功能，利用PLL 模块，输出时钟相对

输入时钟有较大的延时。 3.1.1 在 ModelSim 中的仿真

使用 ModelSim SE 6.1f 对DIV_N 进行仿真，为偶数倍分频仿真结果，为奇数倍分频

仿真结果。

3.1.2 调用 PLL 模块仿真情况

在 Quartus II 中定制PLL 宏模块，对输入时钟进行倍频，然后再对所得时钟进行2N 分

频，可实现任意分频。仿真情况如所示。

3.2 综合情况：

较 divider 而言，DIV_N 代码数量更少，同时减少了两临时信号的翻转次数，降低了

程序复杂度的同时，节省了设计所用的逻辑资源。

3.2.1 在 QuartusII 中的综合情况

测试的硬件核心为 Altera 公司的FPGA 芯片，型号为：EP1C3T144C8，所用的综合软

件为Quartus II 7.1，两个版本的任意整数分频器的综合情况如表1 所示。

3.2.2 综合所得的RTL 图

利用综合软件 Synplify Pro 对两个版本的分频器（版本1：divider.vhd，版本2：

DIV_N.vhd）进行综合，得到RTL 图分别入所示。

4 结论

本文讨论了一种基于 VHDL 的可以实现任意整数分频电路设计的方法，实现占空比为50%任意整数分频。并以EP1C3T144C8 为目标芯片进行了仿真和测试, 结果完全符合设计要

求。在一些特殊的场合, 这种占空比为50%的任意整数分频电路是很重要的。