通信原理实验报告
鉴相输出插入指示分频输出鉴相数字锁相环输入输入跳变指示环路滤波扣除指示NCOS3可变分频器4位开关主时钟BS216分频
数字锁相环位同步提取实验原理框图
4、数字锁相环法位同步提取实验框图说明
锁相法位同步提取是在接收端利用锁相环电路比较接收码元和本地产生的位同步信号的相位，并调整位同步信号的相位，最终获得准确的位同步信号。4位拨码开关S3设置BCD码控制分频比，从而控制提取的位同步时钟频率，例如设置分频频率“0000”输出4096KHz频率，“0011”输出512KHz频率，“0100”输出256KHz频率，“0111”输出32KHz频率。。
数字锁相环(DPLL)是一种相位反馈控制系统。它根据输入信号与本地估算时钟之间的相位误差对本地估算时钟的相位进行连续不断的反馈调节，从而达到使本地估算时钟相位跟踪输入信号相位的目的。DPLL 通常有三个组成模块：数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)。根据各个模块组态的不同， DPLL 可以被划分出许多不同的类型。根据设计的要求，本实验系统采用超前滞后型数字锁相环(LL－DPLL)作为解决方案。在LL－ DPLL中，DLF 用双向计数逻辑和比较逻辑实现，DCO 采用“加”、“扣”脉冲式数控振荡器。这样设计出来的DPLL具有结构简洁明快，参数调节方便，工作稳定可靠的优点。DPLL实现框图如下：
数据输入鉴相器滤波器时钟1时钟2数控振荡器时钟输出
数字锁相环框图
下面就对数字锁相环的各个组成模块的详细功能、内部结构以及对外接口信号进行说明：
①超前－滞后型数字鉴相器
与一般DPLL 的DPD的设计不同，位同步DPLL 的DPD需要排除位流数据输入连续几位码值保持不变的不利影响。LL－DPD为二元鉴相器，在有效的相位比较结果中仅给出相位超前
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或相位滞后两种相位误差极性，而相位误差的绝对大小固定不变。LL－DPD通常有两种实现方式：微分型LL－DPD和积分型LL－DPD。积分型LL－DPD具有优良的抗干扰性能，而它的结构和硬件实现都比较复杂。微分型LL－ DPD 虽然抗干扰能力不如积分型LL－DPD，但是结构简单，硬件实现比较容易。本实验采用微分型LL－DPD，将环路抗噪声干扰的任务交给DLF模块负责。
DataInbcSignPhsDifClkEstMemaAbsValDataInClkEstabc
LL－DPD模块内部结构与对外接口信号
如图所示，LL－DPD在ClkEst跳变沿(含上升沿和下降沿)处采样DataIn上的码值，寄存在Mem中。在ClkEst下降沿处再将它们对应送到两路异或逻辑中，判断出相位误差信息并输出。Sign 给出相位误差极性，即ClkEst相对于DataIn是相位超前(Sign=1)还是滞后(Sign=0)。AbsVal 给出相位误差绝对值：若前一位数据有跳变，则判断有效，以AbsVal输出1表示；否则，输出0表示判断无效。下图显示了LL－DPD模块的仿真波形图。
LL－DPD模块输入输出关系仿真波形图
②数字环路滤波器(DLF)
DLF用于滤除因随机噪声引起的相位抖动，并生成控制DCO 动作的控制指令。本实验实
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现的DLF内部结构及其对外接口信号如下图所示。
DLF模块内部结构与对外接口信号
滤波功能用加减计数逻辑CntLgc实现，控制指令由比较逻辑CmpLgc生成。在初始时刻，CntLgc被置初值M/2。前级LL－DPD模块送来的相位误差PhsDif在CntLgc中作代数累加。在计数值达到边界值0或M后，比较逻辑CmpLgc将计数逻辑CntLgc同步置回M/2，同时相应地在Deduct或Insert引脚上输出一高脉冲作为控制指令。随机噪声引起的LL－DPD相位误差输出由于长时间保持同一极性的概率极小，在CntLgc中会被相互抵消，而不会传到后级模块中去，达到了去噪滤波的目的。计数器逻辑CntLgc的模值M 对DPLL的性能指标有着显著地影响。加大模值M，有利于提高DPLL的抗噪能力，但是会导致较大的捕捉时间和较窄的捕捉带宽。减小模值M 可以缩短捕捉时间，扩展捕捉带宽，但是降低了DPLL的抗噪能力。根据理论分析和调试实践，确定M为1024，图中计数器数据线宽度w可以根据M确定为10。
③数控振荡器(DCO)
DCO的主要功能是根据前级DLF模块输出的控制信号Deduct和Insert生成本地估算时钟ClkEst，这一时钟信号即为DPLL恢复出来的位时钟。同时，DCO还产生协调DPLL内各模块工作的时钟，使它们能够协同动作。要完成上述功能，DCO 应有三个基本的组成部分：高速振荡器(HsOsc)、相位调节器(PhsAdj)、分频器(FnqDvd)，如下图所示。
DCO模块内部结构与对外接口信号
高速振荡器(HsOsc)提供高速稳定的时钟信号Clk，该时钟信号有固定的时钟周期，周期大小即为DPLL 在锁定状态下相位跟踪的精度，同时，它还影响DPLL 的捕捉时间和捕捉带宽。考虑到DPLL 工作背景的要求，以及尽量提高相位跟踪的精度以降低数据接收的误码率，取
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HsOsc输出信号Clk频率为所需提取位时钟信号的16倍。若取HsOsc输出信号Clk64MHz的周期为15.625ns，即高速振荡器HsOsc的振荡频率为64MHz。
PhsAdj在控制信号Deduct和Insert上均无高脉冲出现时，仅对Osc输出的时钟信号作4分频处理，从而产生的Clk16MHz时钟信号将是严格16MHz 的。当信号Deduct 上有高脉冲时，在脉冲上升沿后，PhsAdj会在时钟信号Clk16MHz的某一周期中扣除一个Clk64Mhz时钟周期，从而导致Clk16MHz时钟信号相位前移。当在信号Insert上有高脉冲时，相对应的处理会导致Clk16MHz时钟信号相位后移。下图为相位调节器单元经功能编译仿真后的波形图。
DCO模块相位调节器PhsAdj单元输入输出关系
引入分频器FnqDvd的目的主要是为DPLL中DLF模块提供时钟控制，协调DLF与其它模块的动作。分频器FnqDvd用计数器实现，可以提供多路与输入位流数据有良好相位同步关系的时钟信号。在系统中，分频器FnqDvd提供8路输出ClksSyn[7..0]。其中，ClksSyn1即为本地估算时钟ClkEst，也即恢复出的位时钟；ClksSyn0即为DLF模块的计数时钟ClkCnt，其速率是ClkEst的两倍，可以加速计数，缩短DPLL 的捕捉时间，并可扩展其捕捉带宽。
四、实验步骤
实验项目一 滤波法位同步电路带通滤波器幅频特性测量。
概述：该项目是通过改变输入信号的频率，观测信号经滤波后对应输出幅度，从而了解并绘制滤波器的幅频特性。
1、关电，按表格所示进行连线。
源端口 目的端口 连线说明 信号源：A-OUT 模块13：TH3(滤波法位同步输入) 基带传输信号输入 2、开电，设置主控，选择【信号源】→【输出波形】。设置输出波形为正弦波，调节相应旋钮，使其输出频率为200KHz，峰峰值3V。
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3、此时系统初始状态为：输入信号为频率200KHz、幅度3V的正弦波。 4、实验操作及波形观测。
分别观测13号模块的“滤波法位同步输入”和“BPF-Out”，改变信号源的频率，测量“BPF-Out”的幅度填入下表，并绘制幅频特性曲线。
观测“滤波法位同步输入”
观测“BPF-Out”
频
率200 210 220 230 240 250 45
260 270 280 290 300