2.3 –全加器引脚锁定
六、思考题
用设计好的全加器，实现四位串行加法器的设计，并给出波形仿真图及加法器的延时情况。
quanjiaqia0b0ciINPUTVCCINPUTVCCINPUTVCCainbincininstcoutsumquanjiaqia1b1INPUTVCCINPUTVCCOUTPUTs0s1s2coainbincininst1coutsumOUTPUTOUTPUTOUTPUTquanjiaqia2INPUTVCCb2INPUTVCCainbincininst2coutsumOUTPUTs3quanjiaqia3b3INPUTVCCINPUTVCCainbincininst3coutsum 1、原理图文件
2、波形仿真
七、实验感想
课程名称：
实验项目：
实验地点：矿院楼二层
专业班级：电子信息工程 学号：
学生姓名：
本科实验报告
CPLD/FPGA应用设计 2位10进制计数器 EDA实验室 1101班 年月日
实验二2位十进制计数器
一、实验目的
1、熟悉Quartus II的原理图设计流程全过程。 2、学习简单时序电路的设计方法。
3、学习EDA设计的时序仿真和硬件测试方法。 二、实验原理
2位十进制计数器参考原理图如图1所示，也可以采用其他元器件实现。 三、实验任务
1、设计2位十进制计数器电路。 2、在EDA环境中输入原理图。
3、对计数器进行仿真分析、引脚锁定、硬件测试。 四、实验步骤
1、设计电路原理图
设计含有时钟使能及进位扩展输出的十进制计数器。可以选用双十进制计数器74LS390或者十进制计数器74LS160和其他一些辅助元件来完成。
2、计数器电路的实现
按照电路图进行连线，完成完整的实验原理图。
绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式。若将一根细线变成一粗线显示的总线，可以先单机使其变红，再选Option选项中的Line Style；若在某线上加信号标号，也应该点击该线某处使其变成红色，然后键入标号名称，标有相同标号的线段可视为连接线段，不必直接连接。总线可以以标号方式进行连接。
3、波形仿真
4、编程下载、硬件测试 五、实验结果
1、原理图文件
OUTPUTOUTPUTQ3Q2PIN_15PIN_14OUTPUTOUTPUTQ1Q0PIN_13PIN_12AND474390ENBPIN_5PIN_2CLKINPUTVCCINPUTVCCAND2NOTinst1CLR1CLKA1CLKB1QA1QB1QC1QD2QA2QB2QC2QDinst8NOTinst9inst12CLRINPUTVCCPIN_32CLR2CLKA2CLKBAND6DUAL COUNTERinst1NOTinst10NOTVCCOUTPUTcoutPIN_4inst13inst11OUTPUTQ4PIN_16OUTPUTOUTPUTQ5Q6Q7PIN_17PIN_18OUTPUTPIN_19
2、RTL仿真
3、波形仿真图
4、引脚分配图
5、硬件测试
六、实验感想