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（3）加入联机：按照一位全加器的逻辑框图进行联机。尽量以整齐清楚为原则。当联机与组件节点正确连接时，节点上的小圆圈同样会消失，但若有三个以上的联机或组件节点连在一起时，则会出现实心圆圈。
（4）加入输入端口和输出端口：选择输入端口按钮，再到工作区用鼠标选择要连接的端点，打开edit selected port对话框，在name文本框输入“Ai”，依照相同方法在其它两个输入端，对应的位置加入端口“Bi”和“Ci-1”； 再选择输出端口按钮，再到工作区用鼠标选择对应的连接的端点，打开对话框的name文本框中输入“Si”和“Ci”。 最终如下图所示：
图3-5 S-edit下一位全加器原理图
3.2.3 一位全加器的电路图仿真
1、操作流程：点击原理图右上角T-spice按钮——加载包含文件——参数设定——电源设定——分析设定——显示设定——执行模拟——显示结果。 2、根据以上流程在T-spice文件Edit-Insert Command下对电路进行设置如图3-6所示。
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图3.6 T-spice仿真设置
3、在w-edit中观看模拟结果图形显示，选择工具图样分离，即可分别看到输入端口v（Ai）、v（Bi）、v（Ci-1）和输出端口v（Si）、v（Ci）的波形。
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图3-7 一位全加器仿真波形
如图由上向下依次为Ci-1、 Si、 Ci、 Bi、 Ai的波形。
由前所知，一位二进制全加器是对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”。与真值表进行对比
表3-3一位全加器真值表
Ai Bi Ci-1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Si Ci 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1
在图3-7的波形中我们可以看到：
在输入Ai Bi Ci-1为0 0 0时，输出Si Ci输出为0 0 在输入Ai Bi Ci-1为1 0 0时，输出Si Ci输出为1 0 在输入Ai Bi Ci-1为0 0 1时，输出Si Ci输出为1 0
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在输入Ai Bi Ci-1为0 1 0时，输出Si Ci输出为1 0 在输入Ai Bi Ci-1为1 0 1时，输出Si Ci输出为0 1 在输入Ai Bi Ci-1为0 1 1时，输出Si Ci输出为0 1 在输入Ai Bi Ci-1为1 0 1时，输出Si Ci输出为0 1 在输入Ai Bi Ci-1为1 1 1时，输出Si Ci输出为1 1
与真值表切合，所以综上所述，图3-7的仿真波形是完全正确的。
3.3本章小结
本章对一位全加器的原理进行了逻辑分析，详列出了输入输出真值表。同时根据一位全加器原理和真值表设计了由2个异或门及3个与非门级联得到的一位全加器原理图。基于S-edit绘制编辑了异或门，两输入与非门原理图。最后将其根据原理图进行合并级联的到完整的全加器原理图，再将原理图转化成T-spice文件，进行电路设置得到仿真图形。
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第四章 一位全加器的版图设计
4.1 确定一位全加器版图结构
根据第三章中的原理图，可得到该一位全加器版图是由两个异或门电路及三个与非门电路级联而成。
图4-1一位全加器原理图
4.2 源漏共享缩小版图面积
A B A B A B A B C C
图4-2源漏共享原理图解1
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C C