解法2： 总线工作频率 = 66MHz/4 =16.5MHz 总线最大数据传输率=16.5MHz×4B =66MB/s
若想提高总线的数据传输率，可提高总线的时钟频率，或减少总线周期中的时钟个数，或增加总线宽度。
3.16 在异步串行传送系统中，字符格式为：1个起始位、8个数据位、1个校验位、2个终止位。若要求每秒传送120个字符，试求传送的波特率和比特率。
解： 一帧 =1+8+1+2 =12位 波特率 =120帧/秒×12位=1440波特
比特率 = 1440波特×（8/12）=960bps或：比特率 = 120帧/秒×8 =960bps
第 四 章
0.静态RAM与动态RAM的区别
静态RAM(SRAM)速度非常快，只要电源存在内容就不会自动消失。其基本存储电路为6个MOS管组成1位，因此集成度相对较低，功耗也较大。一般高速缓冲存储器用它组成。
动态RAM(DRAM)的内容在10-3或l0-6秒之后自动消失，因此必须周期性的在内容消失之前进行刷新。由于它的基本存储电路由一个晶体管及一个电容组成，因此它的集成度高，成本较低，另外耗电也少，但它需要一个额外的刷新电路。DRAM运行速度较慢，SRAM比DRAM要快2~5倍，一般，PC机的标准存储器都采用DRAM组成。 1.辅助储存的技术的指标
(1)记录密度 Dt=1/p Db=f1/πd（min） (2)储存容量 C=NKS
(3)平均寻址时间 Ta=Tsa+Twd (4)数据传输率 Dv=Db*V (5)误码率
2.Cache的三种映射方式：
（1）直接映射 实现简单，不够灵活。 （2）全相联映射 （3）组相联映射
3. 存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？ 答：存储器的层次结构主要体现在Cache-主存和主存-辅存这两个存储层次上。
Cache-主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，CPU访存速度加快，接近于Cache的速度，而寻址空间和位价却接近于主存。
主存-辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。
综合上述两个存储层次的作用，从整个存储系统来看，就达到了速度快、容量大、位价低的优化效果。
主存与CACHE之间的信息调度功能全部由硬件自动完成。而主存与辅存层次的调度目前广泛采用虚拟存储技术实现，即将主存与辅存的一部分通过软硬结合的技术组成虚拟存储器，程序员可使用这个比主存实际空间（物理地址空间）大得多的虚拟地址空间（逻辑地址空间）编程，当程序运行时，再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。因此，这两个层次上的调度或转换操作对于程序员来说都是透明的。
4. 说明存取周期和存取时间的区别。
解：存取周期和存取时间的主要区别是：存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即：
存取周期 = 存取时间 + 恢复时间
5. 什么是存储器的带宽？若存储器的数据总线宽度为32位，存取周期为200ns，则存储器的带宽是多少？
解：存储器的带宽指单位时间内从存储器进出信息的最大数量。
存储器带宽 = 1/200ns ×32位 = 160M位/秒 = 20MB/秒 = 5M字/秒 注意：字长32位，不是16位。（注：1ns=10s）
6. 某机字长为32位，其存储容量是64KB，按字编址它的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况。
解：存储容量是64KB时，按字节编址的寻址范围就是64K，如按字编址，其寻址范围为：
64K / （32/8）= 16K
主存字地址和字节地址的分配情况：（略）。
7. 一个容量为16K×32位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？
1K×4位，2K×8位，4K×4位，16K×1位，4K×8位，8K×8位 解：地址线和数据线的总和 = 14 + 32 = 46根；
选择不同的芯片时，各需要的片数为：
1K×4：（16K×32） / （1K×4） = 16×8 = 128片 2K×8：（16K×32） / （2K×8） = 8×4 = 32片 4K×4：（16K×32） / （4K×4） = 4×8 = 32片 16K×1：（16K×32）/ （16K×1） = 1×32 = 32片 4K×8：（16K×32）/ （4K×8） = 4×4 = 16片 8K×8：（16K×32） / （8K×8） = 2×4 = 8片
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9. 什么叫刷新？为什么要刷新？说明刷新有几种方法。
解：刷新：对DRAM定期进行的全部重写过程；
刷新原因：因电容泄漏而引起的DRAM所存信息的衰减需要及时补充，因此安排了定期刷新操作；
常用的刷新方法有三种：集中式、分散式、异步式。
集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新，存在CPU访存死时间。 分散式：在每个读/写周期之后插入一个刷新周期，无CPU访存死时间。 异步式：是集中式和分散式的折衷。 讨论：
1、刷新与再生的比较： 共同点：
?动作机制一样。都是利用DRAM存储元破坏性读操作时的重写过程实现； ?操作性质一样。都是属于重写操作。 区别：
?解决的问题不一样。再生主要解决DRAM存储元破坏性读出时的信息重写问题；刷新主要解决长时间不访存时的信息衰减问题。
?操作的时间不一样。再生紧跟在读操作之后，时间上是随机进行的；刷新以最大间隔时间为周期定时重复进行。
?动作单位不一样。再生以存储单元为单位，每次仅重写刚被读出的一个字的所有位；刷新以行为单位，每次重写整个存储器所有芯片内部存储矩阵的同一行。
?芯片内部I/O操作不一样。读出再生时芯片数据引脚上有读出数据输出；刷新时由于CAS信号无效，芯片数据引脚上无读出数据输出（唯RAS有效刷新，内部读）。鉴于上述区别，为避免两种操作混淆，分别叫做再生和刷新。 2、CPU访存周期与存取周期的区别：
CPU访存周期是从CPU一边看到的存储器工作周期，他不一定是真正的存储器工作周期；存取周期是存储器速度指标之一，它反映了存储器真正的工作周期时间。
3、分散刷新是在读写周期之后插入一个刷新周期，而不是在读写周期内插入一个刷新周期，但此时读写周期和刷新周期合起来构成CPU访存周期。
4、刷新定时方式有3种而不是2种，一定不要忘了最重要、性能最好的异步刷新方式。
10. 半导体存储器芯片的译码驱动方式有几种？
解：半导体存储器芯片的译码驱动方式有两种：线选法和重合法。
线选法：地址译码信号只选中同一个字的所有位，结构简单，费器材；
重合法：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。这种方法通过行、列译码信号的重合来选址，也称矩阵译码。可大大节省器材用量，是最常用的译码驱动方式。
11. 一个8K×8位的动态RAM芯片，其内部结构排列成256×256形式，存取周期为0.1μs。试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少？
解：采用集中刷新方式刷新间隔为:2ms，其中刷新死时间为：256×0.1μs=25.6μs
采用分散刷新方式刷新间隔为：256×0.1μ=25.6μs 采用异步刷新方式刷新间隔为:2ms
12. 画出用1024×4位的存储芯片组成一个容量为64K×8位的存储器逻辑框图。要求将64K分成4个页面，每个页面分16组，指出共需多少片存储芯片。 解：设采用SRAM芯片，则：
总片数 = （64K×8位） / （1024×4位）= 64×2 = 128片
题意分析：本题设计的存储器结构上分为总体、页面、组三级，因此画图时也应分三级画。首先应确定各级的容量：
页面容量 = 总容量 / 页面数 = 64K×8 / 4 = 16K×8位，4片16K×8字串联成64K×8位
组容量 = 页面容量 / 组数 = 16K×8位 / 16 = 1K×8位，16片1K×8位字串联成16K×8位
组内片数 = 组容量 / 片容量 = 1K×8位 / 1K×4位 = 2片，两片1K×4位芯片位并联成1K×8位
存储器逻辑框图：（略）。
13. 设有一个64K×8位的RAM芯片，试问该芯片共有多少个基本单元电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。 解：存储基元总数 = 64K×8位 = 512K位 = 2位；
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思路：如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，因为地址位数和字数成2的幂的关系，可较好地压缩线数。
解：设地址线根数为a，数据线根数为b，则片容量为：2×b = 2；b = 2
若a = 19，b = 1，总和 = 19+1 = 20； a = 18，b = 2，总和 = 18+2 = 20； a = 17，b = 4，总和 = 17+4 = 21； a = 16，b = 8，总和 = 16+8 = 24； ?? ??
由上可看出：片字数越少，片字长越长，引脚数越多。片字数减1、片位数均按2的幂变化。
结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：地址线 = 19根，数据线 = 1根；或地址线 = 18根，数据线 = 2根。
14. 某8位微型机地址码为18位，若使用4K×4位的RAM芯片组成模块板结构的存储器，试问：
（1）该机所允许的最大主存空间是多少？
（2）若每个模块板为32K×8位，共需几个模块板？ （3）每个模块板内共有几片RAM芯片？ （4）共有多少片RAM？ （5）CPU如何选择各模块板？
解：（1）该机所允许的最大主存空间是：2 × 8位 = 256K×8位 = 256KB
（2）模块板总数 = 256K×8 / 32K×8 = 8块
（3）板内片数 = 32K×8位 / 4K×4位 = 8×2 = 16片 （4）总片数 = 16片×8 = 128片
（5）CPU通过最高3位地址译码输出选择模板，次高3位地址译码输出选择芯片。地址格式分配如下：
18
a
19
19-a
；
模板号（3位） 芯片号 （3位） 片内地址（12位）
MREQ MREQ4.15 设CPU共有16根地址线，8根数据线，并用A15A14A13A12A11A074138...ROM1OE...ROM2OE...RAM1...CSCPUD0D3D4D7R/WPDPROGRAM2作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片：ROM（2K×8位，4K×4位，8K×8位），RAM（1K×4位，2K×8位，4K×8位），及74138译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出CPU和存储芯片的连接图。要求：
（1）最小4K地址为系统程序区，4096~16383地址范围为用户程序区； （2）指出选用的存储芯片类型及数量； （3）详细画出片选逻辑。 解：（1）地址空间分配图：
系统程序区（ROM共4KB）：0000H-0FFFH 用户程序区（RAM共12KB）：1000H-FFFFH
（2）选片：ROM：选择4K×4位芯片2片，位并联 RAM：选择4K×8位芯片3片，字串联(RAM1地址范围为:1000H-1FFFH,RAM2地址范围为2000H-2FFFH, RAM3地址范围为:3000H-3FFFH) （3）各芯片二进制地址分配如下：
............CSRAM3（低电平有效）作访存控制信号，......CPUCSA15A14A13A12A11A074138...OE...ROM2OE...RAM1...CS...CSPDPROGROM1RAM2RAM3D0D3D4D7R/W...............CS A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 ROM1,2 0 RAM1 RAM2 RAM3 0 0 0 0 0 0
MREQCPU和存储器连接逻辑图及片选逻辑如下图(3)所示：
G1G2AY7Y3Y2A15A14A13A12A11A0G2BABC74138Y1Y0......ROM1OE...ROM2OE...RAM1...CS...CSCPUD0D3D4D7R/WPD/PROGRAM2RAM3...............CS......图（3）
16. CPU假设同上题，现有8片8K×8位的RAM芯片与CPU相连，试回答：
（1）用74138译码器画出CPU与存储芯片的连接图； （2）写出每片RAM的地址范围；
（3）如果运行时发现不论往哪片RAM写入数据后，以A000H为起始地址的存储芯片都有与其相同的数据，分析故障原因。
（4）根据（1）的连接图，若出现地址线A13与CPU断线，并搭接到高电平上，将出现什么后果？
解：（1）CPU与存储器芯片连接逻辑图：
+
（2）地址空间分配图： RAM0:0000H-1FFFH RAM1:2000H-3FFFH RAM2:4000H-5FFFH