兰州交通大学毕业设计（论文） 进位保留加法器在需要相加两个以上的数时非常有用。由于这一设计自动避免了在
进位输出位中的延时，因此一个进位保留加法器链比起用标准加法器或者用时钟控制的同步电路周期性的操作要快。
2.6 超前进位加法器
对于两个多位数相加的情况，每一位都是带进位相加，这时，只要依次将低位的进位输出接到高位的进位输入，就可以构成多位加法器。对于多位加法器而言，每一位的相加结果都必须等到低一位的进位产生以后才能建立起来，那么这种加法器的缺点也是显而易见的[8]。就 4 位加法器算法而言，在最坏情况下，做一次加法运算需要经过 4 个全加器的传输时间才能得到最终运算结果。对串行进位加法器研究可得，运算的延迟主要是由于进位的延迟引起的，为了提高运算速度，必须尽量减小由于进位信号逐级传递所耗费的时间。所以最好能在相加运算一开始就得到高位的进位输入信号。根据上述原理，如果通过逻辑电路事先得出加到每一位全加器上的进位输入信号，而不是从最低位开始逐位传递进位信号，就可以有效地提高运算速度，节省运算时间。把实现这种加法的器件叫做超前进位加法器。超前进位链能够有效减少进位的延迟，它由进位门产生进位，各进位彼此独立，不依赖于进位传播。因此延迟非常小，速度非常高。既然进位已经解决，则加法器的值 也不存在问题。 （1）CLA的原理
设一个 n 位的加法器的第 i 位输入为 、、，输出 和 ，其中是低位来的进位， (i=n-1，n-2，，1，0)是向高位的进位，是整个加法器的进位输入，而是整个加法器的进位输出。则
(2.6-1)
(2.6-2)
令：
(2.6-3) (2.6-4)
则：
(2.6-5)
只要 ，就会产生向 i+1 位的进位，称 g 为进位产生函数；同样，只要，就会把传递到 i+1 位，所以称 p 为进位传递函数。把式(2.6-5)展开得到：
(2.6-6)
随着位数的增加式(2.6-6)会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是
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兰州交通大学毕业设计（论文） 与位数无关的常数。一旦进位(~)算出以后，和也就可由式(2.6-1)得出。使用上述公式来并行产生所有进位的加法器就是超前进位加法器。产生 和 需要一级门延迟，需要两级，需要两级，总共需要五级门延迟。与串联加法器（一般要 2n 级门延迟）相比，（特别是 n 比较大的时候）超前进位加法器的延迟时间大大缩短了。 （2）CLA的组成
直接使用式（2.6-6）形成的电路是不规则的，并且需要长线驱动，需要大驱动信号和大扇入门。当位数较多时，这种实现方式不太现实。我们可以改进超前进位电路，使其具有规则性。改进后的CLA由加法器单元、进位辅助电路和超前进位单元（LAC）3种单元电路组成。其中加法器单元和进位辅助电路一起构成完整的底层CLA模块。底层CLA模块可直接级联成底层CLA[10]。当级联数较大，底层CLA模块间进位延迟时间太长，可以将l2个底层CLA模块与组位数为l2的超前进位单元LAC一起组成二层CLA模块。由LAC给底层模块提供进位输入，提高进位速度。二层CLA模块亦可直接级联成二层CLA，如图2.8所示。同理，可组成m层CLA模块和m层模块级联CLA。
图2. 8 CLA结构
（3） CLA底层模块 对于n位加法器，假设n=2k，其中k为整数。选择一个位的位置i，设它是4的倍数对从i至i+3位构成一个4位的CLA电路。它用“产生”和“传播”位来产生通常的进位输出位 ，，和，但同时也计算出块产生信号G和块传播信号P它们代表了i至i+3这一组的整体特性并且能够送到加法器的更高位部分。块产生信号CT的逻辑表达式为:
（2.6-7）
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兰州交通大学毕业设计（论文） 块传播信号P的逻辑表达式为：
（2.6-8）
图2.9 底层4位超前进位加法器模块
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兰州交通大学毕业设计（论文） 根据式（2.6-1），（2.6-3），（2.6-4），（2.6-5），(2.6-7)，和（2.6-8）可得CLA底层模块（l1=4，k1=0）电路图，如图2.9所示。
（4）超前进位单元LAC（Look Ahead Carry）
以12=4，k2=0的LAC单元为例，由（2.6-5），（2.6-7），（2.6-8）式可得：
图2.10 16位LAC逻辑图
（2.6-9）
（2.6-10）
（2.6-11） （2.6-12）
（2.6-13）
由式（2.6-10），（2.6-12）和（2.6-13）可得超前进位单元LAC的逻辑电路图，见图2.10 LAC与底层模块相比，无加法器单元而与进位辅助单元逻辑上基本相同。
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兰州交通大学毕业设计（论文） 本章小结
本章内容主要介绍了几种基本的加法器以及它们的工作原理，并进一步通过比较得出了它们各自的优缺点，串行进位加法器的运算速度较慢，而选择进位加法器、进位旁路加法器和进位保留加法器它们虽然在运算速度上有所提高，可是它们却增加了面积，从而功耗升高。超前进位加法器（CLA）设计用来克服由于进位影响引起的时间滞后。详细的介绍了超前进位加法器的组成、结构和原理。超前进位加法器是由加法器单元、进位辅助电路和超前进位单元（LAC）3种单元电路组成，其中加法器单元和进位辅助电路一起构成完整的底层CLA模块，而超前进位单元级联可组成二层LAC模块。因此我们在选择加法器的时候，可以根据我们的具体需要去选择相适应的加法器。
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