兰州交通大学毕业设计（论文） 3. 超前进位加法器设计及仿真 3.1 超前进位加法器电路仿真实验环境
本文采用数字设计方法进行加法器电路设计，仿真的软件平台采用Tanner Research公司的tanner tools Pro EDA工具，基于T-spice仿真器，W-Edit波形观察器查看波形，进行了超前进位加法器的仿真，验证超前进位加法器的各种性能。
Tanner Pro EDA[11]工具是由Tanner Research公司开发的系列集成电路设计软件，包括前端设计工具（Front End Tools）、物理版图设计工具（Physical Layout Tools）和验证工具（Verification Tools）等。前端设计工具包括：电路设计工具（S-Edit）、仿真验证工具（T-Spice）、波形分析工具（W- Edit）；物理版图设计工具包括：L-Edit版图编辑器（L-Edit Layout Editor）、L-Edit交互式DRC验证工具（L-Edit Interactive-DRC）、电路驱动版图工具（Schematic Driven Layout）、L-Edit标准单元布局布线工具（L-Edit Standard Place and Route）和器件自动生成工具（Device Generators）；验证工具包括：设计规则验证工具（L-Edit Standard DRC）、版图与电路图一致性检查工具（L-Edit LVS）、提取工具（L-Edit Spice Netlist Extraction）、节点高亮工具（L-Edit Node Highlighting）等。用整套Tanner软件设计集成电路的流程[12]如图所示：
图3.1用Tanner软件设计集成电路的流程
与其他集成电路设计软件相比，Tanner EDA工具最大的有点就是它是在Windows平台上面开发的集成电路设计软件，容易操作，使工程师和初学者能够很容易学习和设
13
兰州交通大学毕业设计（论文） 计集成电路，而且它的价格低廉，适应中小型集成电路设计公司使用，尤其是其中的L-Edit版图编辑器，在国内应用范围广泛，具有知名度。
3.2 超前进位加法器电路仿真电路图及仿真结果
本文采用先部分后整体的原则，依次画出2位超前进位加法器的各个小单元器件，如反相器、与或门及异或门，当每个小单元器件都绘制完成后，再进行2位超前进位加法器的拼接。首先介绍各个小单元晶体管级电路设计与仿真。
（1）反相器的晶体管电路及仿真。
1）打开S-Edit程序：执行…\\tanner\\ S-Edit目录下的sedit.exe文件。
2）选择File→Save As命令打开“另存为”对话框，在“文件名”文本框中输入新文件名反相器。
3）环境设置：S-Edit默认的工作环境是黑底白线，本文修改为白底黑线。再选取Setup→Colors命令，打开Color将各颜色设置成图3.2所示的状态。
图3.2 S-Edit工作环境的设置
4）浏览组件库：选择 Module→Symbol Browser 命令，打开 Symbol Browser 对话框，单击 Add Library按钮，在…\\Tanner\\S-Edit\\library目录下引入 scmos.sdb，spice.sdb，pages .sdb 与 element.sdb这几组件库中的模块。
5）从组件库引用模块：从元件库中选择NMOS、PMOS、Vdd和GND这4个模块到反相器文件。
6）编辑反相器：将各元件位置移成图3.3所示：
图3.3 各元件位置
14
兰州交通大学毕业设计（论文） 图3.4（a）反相器晶体管电路 图3.4（b） 反相器仿真结果
通过对仿真波形图输入、输出进行分析，可以制得表3.1：
表3.1 反相器的仿真分析表
TIME 0-30ns 30-60ns 60-90ns 90-120ns 120-150ns 150-180ns 180-210ns 210-240ns 240-270ns 270-300ns 300-330ns 360-390ns 390-400ns A 0 1 0 1 0 1 0 1 0 1 0 1 0 B 1 0 1 0 1 0 1 0 1 0 1 0 1 由表3.1可得，当A为0时，反相器的输出端B=0，当A为1时，反相器的输出端B=1，满足反相器的设计要求。
反相器晶体管电路的操作步骤基本相同，以下与或门、异或门和2位超前进位加法器的具体操作步骤本文在此不在做详细说明。
15
兰州交通大学毕业设计（论文） （2）异或门的逻辑及晶体管电路、仿真。
图3.5（a） 异或门逻辑 图3.5（b） 异或门晶体管电路
图3.6 异或门的T-spice参数设置
图3.7 异或门的仿真结果
通过仿真波形图输入、输出进行分析，可以制得表3.2：
表3.2 异或门的仿真分析表
TIME A B S 16
兰州交通大学毕业设计（论文） 0-60ns 60-90ns 90-120ns 120-150ns 150-180ns 180-240ns 240-300ns 300-330ns 330-360ns 360-390ns
由表3.2可得，当A，B同时为1时，异或门的输出端S=0，当A，B一个为1、另一个为0时，异或门的输出端S=1，满足异或门的设计要求。
0 1 1 0 0 1 1 1 0 0 1 1 0 1 1 0 0 1 1 1 1 1 1 0 0 0 1 1 1 0 （3） 与或门的逻辑及晶体管电路、仿真。
图3.8（a） 与或门逻辑 图3.8（b） 与或门晶体管电路
图3.8（c） 与或门的T-spice参数设置
图3.8（d） 与或门的仿真结果
通过仿真波形图输入、输出进行分析，可以制得表3.3：
表3.3 与或门的仿真分析表
TIME A B C D Q 17