表1-2 引脚功能和信号情况?
引脚号 名 字 179针GHH 封装 D7 B7 A8 B9 A10 E10 C11 A14 C12 D14 E12 F12 G14 H13 J12 M11 N10 M2 G5 A9 B11 J10 L14 N9 L9 M8 P7 L5 L3 J5 K3 J3 H5 H3 G3 176针PGF 封装 158 156 152 148 144 141 138 132 130 125 125 121 111 108 103 85 80 43 18 147 139 97 96 74 73 68 65 54 39 36 33 30 27 24 21 128针PBK 封装 — — — — — — — — — — — — — — — — — — — — — — — — — — — — — — — — — — — I/O/Z PU/PDS 说 明 XINTF信号（只限于F2812） XA[18] XA[17] XA[16] XA[15] XA[14] XA[13] XA[12] XA[11] XA[10] XA[9] XA[8] XA[7] XA[6] XA[5] XA[4] XA[3] XA[2] XA[1] XA[0] XD[15] XD[14] XD[13] XD[12] XD[11] XD[10] XD[9] XD[8] XD[7] XD[6] XD[5] XD[4] XD[3] XD[2] XD[1] XD[0] O/Z O/Z O/Z O/Z O/Z O/Z O/Z O/Z O/Z O/Z O/Z O/Z O/Z O/Z O/Z O/Z O/Z O/Z O/Z I/O/Z I/O/Z I/O/Z I/O/Z I/O/Z I/O/Z I/O/Z I/O/Z I/O/Z I/O/Z I/O/Z I/O/Z I/O/Z I/O/Z I/O/Z I/O/Z — — — — — — — — — — — — — — — — — — PU PU PU PU PU PU PU PU PU PU PU PU PU PU PU PU 16位数据总线 19位地址总线 ·2· 第1章 芯片结构及性能概述 续表
名 字 引脚号 179针176针PGF 128针封装 GHH PBK 封装 封装 I/O/Z PU/PDS 说 明 XINTF信号（仅F2812） 可选择微处理器/微计算机模式。可以在两者之间切换。为高电平时外部接口上的区域7有效，为低电平时区域7无效，可使XMP/MC F1 17 — I PU 用片内的Boot ROM功能。复位时该信号被锁存在XINTCNF2寄存器中，通过软件可以修改这种模式的状态。此信号是异步输入，并与XTIMCLK同步 外部DMA保持请求信号。XHOLD为低电平时请求XINTF释放外部总线，并把所XHOLD E7 159 — I PU 有的总线与选通端置为高阻态。当对总线的操作完成且没有即将对XINTF进行访问时，XINTF释放总线。此信号是异步输入并与XTIMCLK同步 外部DMA保持确认信号。当XINTF响应XHOLD的请求时XHOLDA呈低电平，所XHOLDA K10 82 — O/Z — 有的XINTF总线和选通端呈高阻态。XHOLD和XHOLDA信号同时发出。当XHOLDA有效（低）时外部器件只能使用外部总线 XZCS0AND1 P1 44 88 133 — — — O/Z O/Z O/Z — — — XINTF区域0和区域1的片选，当访问XINTF区域0或1时有效（低） XINTF区域2的片选。当访问XINTF区域2时有效（低） XINTF区域6和7的片选。当访问区域6或7时有效（低） 写有效。有效时为低电平。写选通信号是每个区域操作的基础，由XTIMINGx寄存器的前一周期、当前周期和后一周期的值确定 读有效。低电平读选通。读选通信号是每个区域操作的基础，由XTIMINGx寄存器的前一周期、当前周期和后一周期的值确定。注意：XRD和XWE是互斥信号 通常为高电平，当为低电平时表示处于写周期，当为高电平时表示处于读周期 XZCS2 P13 B13 XZCS6AND7 XWE N11 84 — O/Z — XRD M3 42 O/Z — — XR/W N4 51 — O/Z —
第1章 芯片结构及性能概述 ·3·
续表 引脚号 名 字 179针176针128针GHH PGF PBK 封装 封装 封装 数据准备输入，被置1表示外设已为访问做好准备。XREADY可被设置为同步或异步输入。在同步模式中，XINTF接口块在当前周期结束之前的一个XREADY B6 161 — I PU XTIMCLK时钟周期内要求XREADY有效。在异步模式中，在当前的周期结束前XINTF接口块以XTIMCLK的周期作为周期对XREADY采样3次。以XTIMCLK频率对XREADY的采样与XCLKOUT的模式无关 JTAG和其他信号 振荡器输入/内部振荡器输入，该引脚也可以用来提供外部时钟。28x能够使用一个外部时钟源，条件X1/XCLKIN 是要在该引脚上提供适当的驱动电平，为了适应K9 77 58 I 1.8V内核数字电源（VDD），而不是3.3V的I/O电源（VDDIO）。可以使用一个嵌位二极管去嵌位时钟信号，以保证它的逻辑高电平不超过VDD（1.8V或1.9V）或者去使用一个1.8V的振荡器 X2 M9 76 57 I 振荡器输出 源于SYSCLKOUT的单个时钟输出，用来产生片内XCLKOUT F11 119 87 O — 和片外等待状态，作为通用时钟源。XCLKOUT与SYSCLKOUT的频率或者相等，或是它的1/2，或是1/4。复位时XCLKOUT = SYSCLKOUT/4 TESTSEL A13 134 97 I PD 测试引脚，为TI保留，必须接地 器件复位（输入）及看门狗复位（输出）。器件复位，XRS使器件终止运行，PC指向地址0x3F FFC0（注：0xXX XXXX中的0x指出后面的数是十六进制数。例如0x3F FFC0=3FFFC0h）当XRS为高电XRS I/O/Z PU/PDS 说 明 D6 160 113 I/O PU 平时，程序从PC所指出的位置开始运行。当看门狗产生复位时，DSP将该引脚驱动为低电平，在看门狗复位期间，低电平将持续512个XCLKIN周期。该引脚的输出缓冲器是一个带有内部上拉（典型值100mA）的开漏缓冲器，推荐该引脚应该由一个开漏设备去驱动 TEST1 TEST2 M7 N7 67 66 51 50 I/O I/O — — 测试引脚，为TI保留，必须悬空 测试引脚，为TI保留，必须悬空
·4· 第1章 芯片结构及性能概述 续表 引脚号 179针GHH 封装 176针PGF 封装 128针PBK 封装
名 字 I/O/Z PU/PDS 说 明 有内部上拉的JTAG测试复位。当它为高电平时扫描系统控制器件的操作。若信号悬空或为低电平，器件以功能模式操作，测试复位信号被忽略 注意：在TRST上不要用上拉电阻。它内部TRST B12 135 98 I PD 有上拉部件。在强噪声的环境中需要使用附加上拉电阻，此电阻值根据调试器设计的驱动能力而定。一般取22kΩ即能提供足够的保护。因为有了这种应用特性，所以使得调试器和应用目标板都有合适且有效的操作 TCK TMS A12 D13 136 126 99 92 I I PU PU JTAG测试时钟，带有内部上拉功能 JTAG测试模式选择端，有内部上拉功能，在TCK的上升沿TAP控制器计数一系列的控制输入 带上拉功能的JTAG测试数据输入端。在TDI C13 131 96 I PU TCK的上升沿，TDI被锁存到选择寄存器、指令寄存器或数据寄存器中 JTAG扫描输出，测试数据输出。在TCK的下降沿将选择寄存器的内容从TDO移出 带上拉功能的仿真器I/O口引脚0，当TGST为高电平时，此引脚用作中断输入。该中断来自仿真系统，并通过JTAG扫描定义为输入/输出 仿真器引脚1，当TGST为高电平时，此引脚输出无效，用作中断输入。该中断来自仿真系统的输入，通过JTAG扫描定义为输入/输出 TDO D12 127 93 O/Z — EMU0 D11 137 100 I/O/Z PU EMU1 C9 146 105 I/O/Z PU ADC模拟输入信号 ADCINA7 ADCINA6 ADCINA5 ADCINA4 ADCINA3 ADCINA2 ADCINA1 ADCINA0 B5 D5 E5 A4 B4 C4 D4 A3 167 168 169 170 171 172 173 174 119 120 121 122 123 124 125 126 I I I I I I I I 采样/保持A的8通道模拟输入。在器件未上电之前ADC引脚不会被驱动
第1章 芯片结构及性能概述 ·5·
续表 引脚号 名 字 179针176针GHH 封装 F5 D1 D2 D3 C1 B1 C3 C2 E2 PGF 封装 9 8 7 6 5 4 3 2 11 128针PBK 封装 9 8 7 6 5 4 3 2 11 I/O/Z PU/PDS 说 明 ADCINB7 ADCINB6 ADCINB5 ADCINB4 ADCINB3 ADCINB2 ADCINB1 ADCINB0 ADCREFP I I I I I I I I O ADC参考电压输出（2V）。需要在该引脚 上接一个低ESR（50mΩ~1.5Ω）的10μF陶瓷旁路电容，另一端接至模拟地 ADC参考电压输出（1V）。需要在该引脚上接一个低ESR（50mΩ~1.5Ω）的10μF陶瓷旁路电容，另一端接至模拟地 ADC外部偏置电阻（24.9kΩ） 测试引脚，为TI保留，必须悬空 ADC模拟地 ADC模拟电源（3.3V） 普通低侧模拟输入 ADC模拟地 ADC模拟地 ADC模拟电源（3.3V） ADC模拟电源（3.3V） ADC数字地 ADC数字电源（1.8V） I/O模拟电源（3.3V） I/O模拟地 采样/保持B的8通道模拟输入。在器件未上电之前ADC引脚不会 ADCREFM ADCRESE-XT ADCBGREFN AVSSREFBG AVDDREFBG ADCLO VSSA1 VSSA2 VDDA1 VDDA2 VSS1 VDD1 VDDAIO VSSAIO VDD VDD VDD VDD VDD VDD VDD VDD VDD VDD E4 F2 E6 E3 E1 B3 F3 C5 F4 A5 C6 A6 B2 A2 H1 L1 P5 P9 P12 K12 G12 C14 B10 C8 10 16 164 12 13 175 15 165 14 166 163 162 1 176 23 37 56 75 — 100 112 112 143 154 10 16 116 12 13 127 15 117 14 118 115 114 1 128 20 29 42 56 63 74 82 82 102 110 O O I I I I I I I I I I 电源信号 1.8V或1.9V核心数字电源