3.4调整电路模块设计
调整电路是数字钟不可缺少的部分，每当数字钟与实际时间不符时，需要根据标准时间进行调整。当数字钟接通电源或者计时出现错误是，需要调整时间，校时是数字钟应具备的基本功能。为了电路简单，只对时和分进行调整。调整电路要求在小时调整时不影响分和秒的正常计数，在分调整时不影响秒和小时的计数。时调整电路和分调整电路都是一致的。
调整电路我设计了两种方法。
（1）方案一：利用74125的三态。
方法是控制计数电路的输入端CLK，使用两个三态门选择是把秒进位信号加入还是把调整的按键信号S1加入，S2用来控制调整和计数切换，由于两个三
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态门U32A和U31A的使能端有效电平刚好相反，S1接地时为调整功能，S1接VCC时为正常计数功能。
（2）方案二：利用74162的置数端（LOAD），置数调整。
模块SC7SC8内部如下图所示，用74126三态门控制ss端和4017的输出相连，高电平时有效，向74160置数。SR2是用来控制置数时小时数不超过24，分钟数不超过60.当置数达到所设上限时，SR2为高电平，给7490置零。
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如上图，4017做顺序脉冲发生器，通过按键S10输出5个顺序脉冲，分别表示计数、调整时高位、调整时低位、调整分高位、调整分低位。用S11控制7490的输入时钟端，每次按下S11时，计数一次，并输出到74160的置数端，即调整74160的数字加1.
3.5整点报时电路模块设计
我制作的整点报时是从每个小时的59分50秒开始鸣响，直至整点。为了符合人们正常作息时间，每天的0点到6点不报闹。
首先，整点报时在7点到24点响，因此buzzer=高B（23、24点）+高A（10-19点）+低C（8、9点）+低D’CBA（7点）。小时部分的电路设计如下：
其次，从每小时59分50秒开始鸣响，分钟和秒的电路设计分别如下：
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3.6秒表电路模块设计
秒表模块的设计思路与秒模块类似，但是功能有所不同（电路如下图）。本设计中，秒表能够进行如下功能：1.计数；2.暂停；3.清零；4.记录。S12是暂停键，每次按下就能触发74160保持住现在的数字。S13是清零键，每次按下能够使得74160清零。
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