名称 特性 平方环 f=2f0 正弦 无 鉴相器工作频率高 同相正交环 f=f0 正弦 有 要基带模拟相乘器 逆调制环 f=f0 近似矩形 有 要二次调制器 逆判决环 f=f0 近似矩形 有 要基带模拟相乘器 环路工作频率 等效鉴相能力 解调能力 电路复杂程度 1．同相正交环
本实验采用同相正交环，又称科斯塔斯（Costas）环，其原理框图如图6.5中的虚线框内所示。在这种环路里，误差信号是由两个鉴相器提供的。压控振荡器（VCO）给出两路互相正交的载波到鉴相器输入的2DPSK信号经鉴相后再由低通滤波器滤除载波频率以上的高频分量，得到基带信号Ud1、Ud2，这时的基带信号包含有码元信号，无法对压控振荡器（VCO）进行控制。将Ud1和Ud2经过模拟相乘器相乘，就可以去掉码元信息，得到反映VCO输出信号与输入载波间相位差的控制电压。
压控振荡器（VCO）是锁相环的关键部件，它的频率调节和压控灵敏度决定了锁相环的跟踪性能。实验电路采用一种集成电路的压控振荡器74S124，集成片配以简单的外部元件并加以适当调整，即可得到满意的结果。如图6.6所示。
+5VCextVr输出161514131211109874S124123456Vf
图6.6 IC－VCO使用实例
集成片的每一个振荡器都有两个电压控制器，Vr（14脚）控制频率范围，Vf（1脚）用于控制频率范围调节。外接电容器Cext用于选择振荡器的中心频率。当Vr和Vf取值适当，振荡器的工作正常时，振荡器的频率f0与Cext的关系近似为：
fo?5?10?2/Cext （4）
单位：fo为Hz，Cext为法拉。
fo与Cext的关系曲线如图6.7所示。
当固定Cext时，Vr与Vf有确定的函数关系。以Vr＝Vf＝2V时的输出频率fo为归一化频率单位，由实验数据可画出以Vf为参变量时归一化频率fn随Vr的变化曲线如图6.8所示。由图6.8的曲线可以看出，随Vr的增大，VCO的压控灵敏度和线性范围都在增大。选取适当的Vr值和Cext值，将误差电压经线性变换后充当控制电压Vf，这样就可以由误差电压控制VCO。当fo＝10MHz时，一组典型的实验数据为Cext＝27.5pF，Vr＝3.76V，这时Vf在2.8V左右移动。
图6.7 频率fo与Cext的关系曲线
图6.8 频率fn随Vr的变化曲线
2．传输畸变和眼图
数字信号经过非理想的传输系统必定会产生畸变，为了衡量这种畸变的严重程度，一般都采用观察眼图的方式。眼图是示波器重复扫描所显示的波形，示波器的输入信号是解调后经过解调后经低通滤波后恢复的未经再生的基带信号，本实验中是测试点“7”的位置，同步信号是位定时。眼图的示意图如图6.9所示。
最佳抽样时刻抽样时刻畸变斜率：对定时误差的敏感度噪声容限可以抽样的时间过零点畸变
图6.9 眼图示意图
第三章
实验箱基本故障
3.1频移（fsk）键控实验
3.2移相键控（PSK）实验
第四章 验箱软件方案改进
5.1 VHDL语言技术
VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language，诞生于 1982 年。1987 年底，VHDL被 IEEE 和美国国防部确认为标准硬件描述语言。
VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征
的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
5.2 Quartus II软件介绍
Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。
Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。
Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。
Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。支持MAX7000/MAX3000等乘积项器件
5.3 程序代码
5.3.1 FSK调制程序与仿真波形
library ieee;
use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity PL_FSK is port(clk :in std_logic;
start :in std_logic; x: in std_logic; y: out std_logic); end PL_FSK;
architecture behav of PL_FSK is signal q1:integer range 0 to 11; signal q2:integer range 0 to 3; signal f1,f2: std_logic; begin
process(clk) begin
if clk'event and clk='1' then if start='0' then q1<=0;
elsif q1<=5 then f1<='1';q1<=q1+1; elsif q1=11 then f1<='0';q1<=0; else f1<='0';q1<=q1+1; end if; end if;
end process; process(clk) begin
if clk'event and clk='1' then if start='0' then q2<=0;
elsif q2<=0 then f2<='1';q2<=q2+1; elsif q2=1 then f2<='0';q2<=0; else f2<='0';q2<=q2+1; end if; end if;
end process; process(clk,x) begin
if clk'event and clk='1' then if x='0' then y<=f1; else y<=f2; end if; end if;
end process; end behav;