3.4 系统任务和函数
以$字符开始的标识符表示系统任务或系统函数。任务提供了一种封装行为的机制。这种机制可在设计的不同部分被调用。任务可以返回0个或多个值。函数除只能返回一个值以外与任务相同。此外，函数在0时刻执行，即不允许延迟，而任务可以带有延迟。
$display (\ /* $display 系统任务在新的一行中显示。*/ $time
//该系统任务返回当前的模拟时间。
系统任务和系统函数在第10章中详细讲解。 3.5 编译指令
以`（反引号）开始的某些标识符是编译器指令。在Verilog 语言编译时，特定的编译器指令在整个编译过程中有效（编译过程可跨越多个文件），直到遇到其它的不同编译程序指令。完整的标准编译器指令如下:
* `define, `undef * `ifdef, `else, `endif * `default_nettype * `include * `resetall * `timescale
* `unconnected_drive, `nounconnected_drive * `celldefine, `endcelldefine 3.5.1 `define 和`undef
`define指令用于文本替换，它很像C语言中的#define 指令，如:
`define MAX_BUS_SIZE 32 . . .
reg [ `MAX_BUS_SIZE - 1:0 ] AddReg;
一旦`define 指令被编译，其在整个编译过程中都有效。例如，通过另一个文件中的`define指令，MAX_BUS_SIZE 能被多个文件使用。 `undef 指令取消前面定义的宏。例如: `define WORD 16 //建立一个文本宏替代。 . . .
wire [ `WORD : 1] Bus;
. . . `undef WORD
// 在`undef编译指令后, WORD的宏定义不再有效. 3.5.2 `ifdef、`else 和`endif
这些编译指令用于条件编译，如下所示： `ifdef WINDOWS
parameter WORD_SIZE = 16 `else
parameter WORD_SIZE = 32 `endif
在编译过程中，如果已定义了名字为WINDOWS的文本宏，就选择第一种参数声明，否则选择第二种参数说明。
`else 程序指令对于`ifdef 指令是可选的。 3.5.3 `default_nettype
该指令用于为隐式线网指定线网类型。也就是将那些没有被说明的连线定义线网类型。 `default_nettype wand
该实例定义的缺省的线网为线与类型。因此，如果在此指令后面的任何模块中没有说明的连线，那么该线网被假定为线与类型。 3.5.4 `include
`include 编译器指令用于嵌入内嵌文件的内容。文件既可以用相对路径名定义，也可以用全路径名定义, 例如: `include \
编译时，这一行由文件“../../primitives.v” 的内容替代。 3.5.5 `resetall
该编译器指令将所有的编译指令重新设置为缺省值。 `resetall
例如，该指令使得缺省连线类型为线网类型。 3.5.6 `timescale 在Verilog HDL
模型中，所有时延都用单位时间表述。使用`timescale编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延精度。`timescale编译器指令格式为：
`timescale time_unit / time_precision
time_unit 和time_precision 由值1、10、和100以及单位s、ms、
us、ns、ps和fs组成。例如： `timescale 1ns/100ps
表示时延单位为1ns, 时延精度为100ps。`timescale 编译器指令在模块说明外部出现, 并且影响后面所有的时延值。例如: `timescale 1ns/ 100ps module AndFunc (Z, A, B); output Z; input A, B;
and # (5.22, 6.17 ) Al (Z, A, B); //规定了上升及下降时延值。 endmodule
编译器指令定义时延以ns为单位，并且时延精度为1/10 ns（100 ps）。因此，时延值5.22对应5.2 ns, 时延6.17对应6.2
ns。如果用如下的`timescale程序指令代替上例中的编译器指令, `timescale 10ns/1ns
那么5.22对应52ns, 6.17对应62ns。
在编译过程中，`timescale指令影响这一编译器指令后面所有模块中的时延值，直至遇到另一个`timescale指令或`resetall指令。当一个设计中的多个模块带有自身的`timescale编译指令时将发生什么？在这种情况下，模拟器总是定位在所有模块的最小时延精度上，并且所有时延都相应地换算为最小时延精度。例如， `timescale 1ns/ 100ps module AndFunc (Z, A, B); output Z; input A, B;
and # (5.22, 6.17 ) Al (Z, A, B); endmodule
`timescale 10ns/ 1ns module TB; reg PutA, PutB; wire GetO; initial begin PutA = 0; PutB = 0;
#5.21 PutB = 1; #10.4 PutA = 1; #15 PutB = 0; end
AndFunc AF1(GetO, PutA, PutB); endmodule
在这个例子中，每个模块都有自身的`timescale编译器指令。`timescale编译器指令第一次应用于时延。因此，在第一个模块中，5.22对应5.2
ns, 6.17对应6.2 ns; 在第二个模块中5.21对应52 ns, 10.4对应104 ns, 15对应150
ns。如果仿真模块TB，设计中的所有模块最小时间精度为100 ps。因此，所有延迟（特别是模块TB中的延迟）将换算成精度为100 ps。延迟52
ns现在对应520*100 ps，104对应1040*100 ps，150对应1500*100 ps。更重要的是，仿真使用100
ps为时间精度。如果仿真模块AndFunc，由于模块TB不是模块AddFunc的子模块，模块TB中的`timescale程序指令将不再有效。 3.5.7 `unconnected_drive和`nounconnected_drive
在模块实例化中，出现在这两个编译器指令间的任何未连接的输入端口或者为正偏电路状态或者为反偏电路状态。 `unconnected_drive pull1 . . .
/*在这两个程序指令间的所有未连接的输入端口为正偏电路状态（连接到高电平）*/
`nounconnected_drive `unconnected_drive pull0 . . .
/*在这两个程序指令间的所有未连接的输入端口为反偏电路状态（连接到低电平）*/
`nounconnected_drive
3.5.8 `celldefine 和 `endcelldefine
这两个程序指令用于将模块标记为单元模块。它们表示包含模块定义，如下例所示。
`celldefine
module FD1S3AX (D, CK, Z) ; . . . endmodule `endcelldefine
某些PLI例程使用单元模块。 3.6 值集合
Verilog HDL有下列四种基本的值： 1) 0：逻辑0或“假” 2) 1：逻辑1或“真” 3) x：未知 4) z：高阻
注意这四种值的解释都内置于语言中。如一个为z的值总是意味着高阻抗，一个为0的值通常是指逻辑0。
在门的输入或一个表达式中的为“z”的值通常解释成“x”。此外，x值和z值都是不分大小写的，也就是说，值0x1z与值0X1Z相同。Verilog HDL中的常量是由以上这四类基本值组成的。 Verilog HDL中有三类常量： 1) 整型 2) 实数型 3) 字符串型
下划线符号（_）可以随意用在整数或实数中，它们就数量本身没有意义。它们能用来提高易读性；唯一的限制是下划线符号不能用作为首字符。 3.6.1 整型数
整型数可以按如下两种方式书写： 1) 简单的十进制数格式 2) 基数格式 1. 简单的十进制格式
这种形式的整数定义为带有一个可选的 “+”（一元）或 “－”（一元）操作符的数字序列。下面是这种简易十进制形式整数的例子。 32 十进制数32 －15 十进制数－15
这种形式的整数值代表一个有符号的数。负数可使用两种补码形式表示。因此32在5位的二进制形式中为10000，在6位二进制形式中为110001；－15在5位二进制形式中为10001，在6位二进制形式中为110001。