常熟理工学院课程设计报告
在老师检查我们的程序的时候，老师发现了一个严重的漏洞，就是在转动steps停转后电机仍保持着当前状态，这样长时间通电会导致电机烧坏。我们思考了一会决定给状态机增加一个状态，就是停转的时候不给电机通电，在停转的时候给电机这样一个状态可以起到保护的作用。
在第二次给检查的时候，老师又发现了要改进的地方，那就是在转了一个步进值之后又给电机一个加载信号，使电机进行二次工作，此时应紧接着上一次的状态继续工作，而我们的却从“1000”状态重新开始的。经过反复思考，我们决定增加一个变量before_state，使之保留当前状态，即当current_state处于s0状态时， next_state<=s1，before_state〈=s0。这样我们就解决了这一问题。
在这次编程中还有一个最令人头痛的问题，我们这个课题有很多的输入，要使电机转动有很多的条件，这就用到很多的if语句，可是在嵌套使用的过程中总是有问题，电脑显示太复杂，经过无数次的调整，最后也被我们克服了。
在这次课程设计中，我们学到了关于EDA的很多其他知识点，对EDA有了更深的认识，扩展了知识面。同时我们也有很多的体会，课程设计是四人一组的，这就需要我们有着良好的团队合作意识，正是我们四个人的通力合作才顺利完成了本次课程设计，每个人在这次课程设计中都扮演着重要的角色，每段程序都凝结着我们智慧的结晶，正所谓“三个臭皮匠顶上一个诸葛亮”。我们遇到困难时，并没有退却，而是勇敢的面对，正是这种不怕困难的精神克服了一个又一个难点。老师在选题时曾说过，步进电机是比较有难度的，但这并未成为我们的阻力，反而成了我们不断超越的动力！总而言之，本次课程设计让我们受益匪浅！
5.参考文献
5.1 VHDL电路设计技术 王道宪主编。 5.2 电子技术基础实验 陈大钦等著。
5.3 EDA技术及应用（第二版） 谭会生、张昌凡编著。
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附录：VHDL源程序代码
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY stepmotor IS
PORT(reset,clk,load,en,start:IN STD_LOGIC; step_in:IN INTEGER RANGE 65535 TO 0;
coil_out:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END stepmotor;
ARCHITECTURE ART OF stepmotor IS
TYPE FWM1 IS(s0,s1,s2,s3,s4);
SIGNAL current_state,next_state,before_state:FWM1; BEGIN
PROCESS(load,clk,en,start)IS
VARIABLE count:INTEGER RANGE 65535 TO 0; BEGIN
IF(load='1')THEN count:=step_in+1; ELSIF(reset='1')THEN current_state<=s4;
ELSIF(CLK'EVENT AND CLK='1')THEN
IF(count>0 AND start='1')THEN count:=count-1; IF(en='1')THEN
current_state<=next_state; END IF;
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IF(count=0)THEN current_state<=s4; END IF; END IF; END IF; END PROCESS;
PROCESS(current_state)IS BEGIN
CASE current_state IS WHEN s0=>coil_out<=\next_state<=s1; before_state<=s0;
WHEN s1=> coil_out<=\next_state<=s2; before_state<=s1;
WHEN s2=>coil_out<=\next_state<=s3; before_state<=s2;
WHEN s3=> coil_out<=\next_state<=s0; before_state<=s3;
WHEN s4=> coil_out<=\next_state<=before_state; END CASE; END PROCESS; END ART;
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