深度揭密：图文讲解芯片制造流程
相信很多配件diyer都非常渴望了解司空见惯的cpu或者显卡或者内存芯片的制造过程的详细情况，今天我们在这抛砖引玉。 整个制造分5道程序，分别是芯片设计；晶片制作；硬模准备；包装；测试。而其中最复杂的就是晶片制作这道程序，所以下面主
要讲这一点：
1.晶片制作：
SiO2经盐酸氯化还原， 形成高纯度多晶硅， 纯度可达11N， 将有特定晶向的晶种浸入过饱和的纯硅熔汤 (Melt) 中，并同时旋转拉出，硅原子便依照晶种晶向，乖乖地一层层成长上去，而得出所谓的晶棒 (ingot)---这便是常用的拉晶法。 这种硅晶体圆棒将被切成薄片，芯片就在这上面制作出来的了。（注：晶棒的阻值如果太低，代表其中导电杂质 (impurity dopant) 太多，还需经过FZ法 (floating-zone) 的再结晶
(re-crystallization)，将杂质逐出，提高纯度与阻值。
辅拉出的晶棒，外缘像椰子树干般，外径不甚一致，需予以机械加工修边，然后以X光绕射法，定出主切面 (primary flat) 的所在，磨出该平面；再以内刃环锯，削下一片片的硅晶圆。最后经过粗磨 (lapping)、化学蚀平 (chemical etching) 与拋光 (polishing) 等程序，得出具表面粗糙度在0.3微米以下拋光面之晶圆。(至于晶圆厚
度，与其外径有关。)
刚才题及的晶向，与硅晶体的原子结构有关。硅晶体结构是所谓「钻石结构」(diamond-structure)，系由两组面心结构 (FCC)，相距 (1/4,1/4,1/4) 晶格常数 (lattice constant；即立方晶格边长) 叠合而成。我们依米勒指针法 (Miller index)，
可定义出诸如 ：{100}、{111}、{110} 等晶面。所以晶圆也因之有 {100}、{111}、{110}等之分野。有关常用硅晶圆之切边方向等信息，请参考图2-2。 现今半导体业所使用之硅晶圆，大多以 {100} 硅晶圆为主。其可依导电杂质之种类，再分为p型 (周期表III族) 与n型 (周期表V族)。由于硅晶外貌完全相同，晶圆制造厂因此在制作过程中，加工了供辨识的记号：亦即以是否有次要切面 (secondary flat) 来分辨。该次切面与
主切面垂直，p型晶圆有之，而n型则阙如。
{100}硅晶圆循平行或垂直主切面方向而断裂整齐的特性，所以很容易切成矩形碎块，这是早期晶圆切割时，可用刮晶机 (scriber) 的原因 (它并无真正切断芯片，而只在表面刮出裂痕，再加以外力而整齐断开之。)事实上，硅晶的自然断裂面是{111}，所以
虽然得到矩形的碎芯片，但断裂面却不与{100}晶面垂直！）
2.薄膜生成
(一) 氧化（炉）（Oxidation）
对硅半导体而言，只要在高于或等于1050℃的炉管中，如图2-3所示，通入氧气或水汽，自然可以将硅晶的表面予以氧化，生长所谓干氧层(dryz/gate oxide)或湿氧层(wet /field oxide)，当作电子组件电性绝缘或制程掩膜之用。氧化是半导体制程中，最干净、单纯的一种；这也是硅晶材料能够取得优势的特性之一（他种半导体，如砷化镓 GaAs，便无法用此法成长绝缘层，因为在550℃左右，砷化镓已解离释放出砷！）硅氧化层耐得住850℃ ~ 1050℃的后续制程环境，系因为该氧化层是在前述更高的温度成长；不过每生长出1 微米厚的氧化层，硅晶表面也要消耗掉0.44微米的厚度。 以下是氧化制程的一些要点：
（1）氧化层的成长速率不是一直维持恒定的趋势，制程时间与成长厚度之重复性
是较为重要之考量。
（2）后长的氧化层会穿透先前长的氧化层而堆积于上；换言之，氧化所需之氧或水汽，势必也要穿透先前成长的氧化层到硅质层。故要生长更厚的氧化层，遇到的阻碍也越大。一般而言，很少成长2微米厚以上之氧化层。
（3）干氧层主要用于制作金氧半（MOS）晶体管的载子信道（channel）；而湿氧层则用于其它较不严格讲究的电性阻绝或制程罩幕（masking）。前者厚度远小于后者，1000~ 1500埃已然足够。
（4）对不同晶面走向的晶圆而言，氧化速率有异：通常在相同成长温度、条件、及时间下，{111}厚度≧{110}厚度＞{100}厚度。 （5）导电性佳的硅晶氧化速率较快。
（6）适度加入氯化氢（HCl）氧化层质地较佳；但因容易腐蚀管路，已渐少用。 （7）氧化层厚度的量测，可分破坏性与非破坏性两类。前者是在光阻定义阻绝下，泡入缓冲过的氢氟酸（BOE，Buffered Oxide Etch，系 HF与NH4F以1：6的比例混合而成的腐蚀剂）将显露出来的氧化层去除，露出不沾水的硅晶表面，然后去掉光阻，利用表面深浅量测仪（surface profiler or alpha step），得到有无氧化层之高度差，即其厚度。
（8）非破坏性的测厚法，以椭偏仪 (ellipsometer) 或是毫微仪（nano-spec）最为普遍及准确，前者能同时输出折射率(refractive index；用以评估薄膜品质之好坏)及起始厚度b与跳阶厚度a (总厚度 t = ma + b)，实际厚度 (需确定m之整数值)，仍需与制程经验配合以判读之。后者则还必须事先知道折射率来反推厚度值。
（9）不同厚度的氧化层会显现不同的颜色，且有2000埃左右厚度即循环一次的特性。有经验者也可单凭颜色而判断出大约的氧化层厚度。不过若超过1.5微米以上的厚度时，氧化层颜色便渐不明显。
3.光罩蚀刻
在硅晶片涂上光致抗蚀剂，使得其遇紫外光就会溶解。这时可以用上第一份遮光物，使得紫外光直射的部分被溶解，这溶解部分接着可用溶剂将其冲走。这样剩下的部分就与遮光物的形状一样了，而这效果正是我们所要的。这样就得到我们所需要的二氧化硅层。
该过程使用了对紫外光敏感的化学物质，即遇紫外光则变软。通过控制遮光物的位置可以得到芯片的外形。
同样方法在刚弄好的二氧化硅层上制造多晶硅层，再在其上面涂制光致抗蚀剂层以作下一步用。第二张遮光物派上用场了，同样的制作了与第二张遮光物形状相同的多晶硅层。如下图：
蚀刻(Etching)
蚀刻的机制，按发生顺序可概分为「反应物接近表面」、「表面氧化」、「表面反应」、「生成物离开表面」等过程。所以整个蚀刻，包含反应物接近、生成物离开的扩散效应，以及化学反应两部份。整个蚀刻的时间，等于是扩散与化学反应两部份所费时间的总和。
二者之中孰者费时较长，整个蚀刻之快慢也卡在该者，故有所谓「reaction limited」与「diffusion limited」两类蚀刻之分。 1、湿蚀刻
最普遍、也是设备成本最低的蚀刻方法，其设备如图2-10所示。其影响被蚀刻物之蚀刻速率 (etching rate) 的因素有三：蚀刻液浓度、蚀刻液温度、及搅拌 (stirring) 之有无。定性而言，增加蚀刻温度与加入搅拌，均能有效提高蚀刻速率；但浓度之影响则较不明确。举例来说，以49%的HF蚀刻SiO2，当然比BOE (Buffered-Oxide- Etch；HF：NH4F =1：6) 快的多；但40%的KOH蚀刻Si的速率却比20%KOH慢！ 湿蚀刻的配方选用是一项化学的专业，对于一般不是这方面的研究人员，必须向该化学专业的同侪请教。一个选用湿蚀刻配方的重要观念是「选择性」(selectivity)，意指进行蚀刻时，对被蚀物去除速度与连带对其他材质 (如蚀刻掩膜；etching mask， 或承载被加工薄膜之基板；substrate ) 的腐蚀速度之比值。一个具有高选择性的蚀刻系统，应该只对被加工薄膜有腐蚀作用，而不伤及一旁之蚀刻掩膜或其下的基板材料。 (1)等向性蚀刻 (isotropic etching)
大部份的湿蚀刻液均是等向性，换言之，对蚀刻接触点之任何方向腐蚀速度并无明显差异。故一旦定义好蚀刻掩膜的图案，暴露出来的区域，便是往下腐蚀的所在；只要蚀刻配方具高选择性，便应当止于所该止之深度。
然而有鉴于任何被蚀薄膜皆有其厚度，当其被蚀出某深度时，蚀刻掩膜图案边缘的部位渐与蚀刻液接触，故蚀刻液也开始对蚀刻掩膜图案边缘的底部，进行蚀掏，这就是所谓的下切或侧向侵蚀现象 (undercut)。该现象造成的图案侧向误差与被蚀薄膜厚度同数量级，换言之，湿蚀刻技术因之而无法应用在类似「次微米」线宽的精密制程技术！ (2)非等向性蚀刻 (anisotropic etching)
先前题到之湿蚀刻「选择性」观念，是以不同材料之受蚀快慢程度来说明。然而自1970年代起，在诸如Journal of Electro-Chemical Society等期刊中，发表了许多有关碱性或有机溶液腐蚀单晶硅的文章，其特点是不同的硅晶面腐蚀速率相差极大，尤其是<111>方向，足足比<100>或是<110>方向的腐蚀速率小一到两个数量级！因此，腐蚀速率最慢的晶面，往往便是腐蚀后留下的特定面。 这部份将在体型微细加工时再详述。 2、干蚀刻
干蚀刻是一类较新型，但迅速为半导体工业所采用的技术。其利用电浆 (plasma) 来进行半导体薄膜材料的蚀刻加工。其中电浆必须在真空度约10至0.001 Torr 的环境下，才有可能被激发出来；而干蚀刻采用的气体，或轰击质量颇巨，或化学活性极高，均能达成蚀刻的目的。
干蚀刻基本上包括「离子轰击」(ion-bombardment)与「化学反应」(chemical reaction) 两部份蚀刻机制。偏「离子轰击」效应者使用氩气(argon)，加工出来之边缘侧向侵蚀现象极微。而偏「化学反应」效应者则采氟系或氯系气体(如四氟化碳CF4)，经激发出