《EDA技术》课程实验报告
姓 名： 学 号： 班 级： 同 组 者： 指导教师：
信息科学与工程学院 2013-2014学年第二学期
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《EDA技术》课程实验报告
学生姓名： 所在班级： 指导教师：
记分及评价：
报告满分 5分 得 分
一、实验名称
实验1-3：简单数字电子钟的设计（原理图输入设计方法）
二、任务及要求
【基本部分】
1、 在QuartusII平台上，采用原理图输入设计方法，调用两片74160十进制计数器，采
用反馈置数法，完成一个24进制同步计数器的设计，并进行时序仿真。要求具备使能功能和异步清零功能，设计完成后封装成一个元件。
2、 同1，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法，
完成一个60进制同步计数器的设计，并进行时序仿真。要求具备使能功能和异步清零功能，设计完成后封装成一个元件。
3、 利用1和2所设计的60进制计数器和24进制计数器元件，采用同步的方式设计一
个简单的数字电子钟并进行时序仿真，要求具有时分秒功能显示功能、使能功能和异步清零功能。 【发挥部分】
1、 思考：采用反馈清零法设计的计数器与反馈置数法有何不同？请用实例进行仿真。 2、 如何实现电子钟时分秒连续可调的功能？
三、原理图
1、如图3.1为24进制计数器原理图，
2、如图3.2为60进制计数器的原理图，该图在24进制的基础上进行改进
3、 如图3.3为电子时钟原理图，
4、 图3.4a、3.4b分别为24、60进制原理图的封装元件
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电信1101班
老师
1、
NAND4NOTinst7GNDGNDinst274160LDNABCDENTENPCLRNCLKinst74160g[0]g[1]g[2]g[3]enclrclkINPUTVCCINPUTVCCINPUTVCCQAQBQCQDRCOLDNABCDENTENPCLRNCLKinst1QAQBQCQDRCOs[0]s[1]s[2]s[3]OUTPUTOUTPUT24cocoCOUNTERCOUNTEROUTPUTg[3..0]OUTPUTs[3..0]
图3.1 24进制计数器原理图
2、
NAND6GNDinst874160LDNABCDENTENPCLRNCLKinstGND74160LDNABCDENTENPCLRNCLKinst1s[0]enclrINPUTVCCINPUTVCCQAQBQCQDRCOg[0]g[1]g[2]g[3]QAQBQCQDRCOs[1]s[2]s[3]OUTPUTOUTPUTinst6NOT60cococlkINPUTVCCCOUNTERCOUNTEROUTPUTg[3..0]OUTPUTs[3..0]
图3.2 60进制原理图
3、
24jinzhi2enclrclkINPUTVCCINPUTVCCINPUTVCC24jinzhi2en60coclrcoclkg[3..0]s[3..0]inst224jinzhien24coclrcoclkg[3..0]s[3..0]instOUTPUTen60coclrcoclkg[3..0]s[3..0]inst1tcomg[3..0]ms[3..0]fg[3..0]fs[3..0]sg[3..0]ss[3..0]OUTPUTOUTPUTmg[3..0]ms[3..0]OUTPUTOUTPUTfg[3..0]fs[3..0]OUTPUTOUTPUTsg[3..0]ss[3..0]
图3.3 数字电子时钟
4、
24jinzhien24coclrcoclkg[3..0]s[3..0]inst24jinzhi2en60coclrcoclkg[3..0]s[3..0]inst
3.4a 24进制原理图封装图 3.4b 60进制原理图封装
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四、仿真及结果分析 1、
图4.1 24进制时序仿真图
2、
图4.2 60进制时序仿真图
3、
图4.3 电子时钟时序仿真图
五、小结
在实验中需要注意的是创建的文件名需要和工程名字保持一致，若不一致，在进行功能 仿真和时序仿真时会出现错误。设计完原理图进行功能仿真，若没错误再创建波形文件，对clk定义一个脉冲，因使使能端en和clr设置为高电平，再根据波形进行分析判断原理图是否正确，在电子时钟的设计中在59分、23小时处出现了错误，本来是一分钟和一小时的波形图中只显示了一秒，对此进行分析改正，在设计24进制和60进制时可以使用时能段，将时能端接入电子时钟的时序仿真图就不会出现错误，如图4.3所示。通过这次试验，对quartus软件有了基本的了解。
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《EDA技术》课程实验报告
学生姓名： 所在班级： 指导教师：
记分及评价：
报告满分 3分 得 分 电信1101班
一、实验名称
实验4：3-8译码器的设计
二、任务及要求
【基本部分】
1、 在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成3-8
译码器的设计并进行时序仿真。
2、 设计完成后生成一个元件，以供更高层次的设计调用。 3、 实验箱上进行验证。 【发挥部分】
修改设计，完成3-6译码器的设计，并进行时序仿真。
三、实验程序
3.1、3-8译码器的vhdl设计程序如下： library ieee;
use ieee.std_logic_1164.all; entity ymq38 is
port(s3:in std_logic_vector(2 downto 0); y:out std_logic_vector(7 downto 0)); end entity ymq38;
architecture m1 of ymq38 is begin
process(s3) begin
case s3 is
when \ when \ when \ when \
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