C、每隔一定时间需要刷新 D、每次读出后需要刷新 72、计算机的主存储器是指（ C ）。
A、RAM和C磁盘 B、ROM C、ROM和RAM D、硬盘和控制器 73、下列不能用作存储容量单位的是（ B ）。
A、Byte B、MIPS C、KB D、GB
74、存储容量1GB等于（ C ）。
A、1024B B、1024KB C、1024MB D、128MB
75、ROM是只读存储器，固化有开机必读的例行程序，关机时（ B ）。 A.信息自动消失 B.不会消失消失后自行恢复 D.用户可以随时改写
2009-2012研究生全国统考存储器部分选择题（部分）
1、某计算机的Cache共有16块，采用2路组相联映射方式（即每组2块）。每个主存块大小为32字节，按字节编址。主存129号单元所在主存块应装入到的Cache组号是 （ C ）。 A．0 B. 2 C. 4 D. 6
2、某计算机主存容量为64KB，其中ROM区为4KB，其余为RAM区，按字节编址。现要用2K×8位的ROM芯片和4K×4位的RAM芯片来设计该存储器，则需要上述规格的ROM芯片数和RAM芯片数分别是( D ).
A．1、15 B．2、15 C．1、30 D．2、30 3、用若干个2K x 4位芯片组成一个8K x 8位存储器，则0B1FH所在芯片的最小地址是( D ) A.0000H B.0600H C.0700H D.0800H 4、下列有关RAM和ROM得叙述中正确的是( A ). I RAM是易失性存储器，ROM是非易失性存储器 II RAM和ROM都是采用随机存取方式进行信息访问
III RAM和ROM都可用做Cache IV RAM和ROM都需要进行刷新 A. 仅I和II B. 仅II和III C. 仅I ，II， III D. 仅II，III，IV 5、下列各类存储器中，不采用随机存取方式的是( B )
A．EPROM B．CDROM C．DRAM D．SRAM
6、某计算机存储器按字节编址，主存地址空间大小为64MB，现用4M×8位的RAM芯片组成32MB的主存储器，则存储器地址寄存器MAR的位数至少是( D )
A．22位 B．23位 C．25位 D．26位
7、下列关于闪存（Flash Memory）的叙述中，错误的是( A )。
A．信息可读可写，并且读、写速度一样快
B．存储元由MOS管组成，是一种半导体存储器 C．掉电后信息不丢失，是一种非易失性存储器 D．采用随机访问方式，可替代计算机外部存储器
二、填空题
1、计算机系统中的存储器分为（ 内存） 和（ 外存 ）。在CPU执行程序时，必须将指令存放在（ 内存 ）中。
2、输入、输出设备以及（辅助存储器）统称为 外围设备 。 3、计算机存储器的最小单位为（ 比特 ）。1KB容量的存储器能够存储 8192个这样的基本单位。
4、对存储器的要求是（ 容量大 ， 速度快 ， 成本低） ，为了解决这三方面的矛盾，计算机采用（ 多级存储 ）体系结构。 5、存储器的技术指标有（存储容量），（存取时间），(存储周期），（存储器带宽）。 、CPU能直接访问(cache)和(主存)，但不能直接访问( 辅助存储器 )。 、广泛使用的SRAM和DRAM都是半导体（ 随机访问）储器，前者的速度比后者快，但（集成度）不如后者高。它们的共同缺点是断电后（不能）保存信息。 8、相联存储器不按地址而是按（内容）访问的存储器。
9、cache是为了解决CPU和主存之间（速度）不匹配而采用的一项重要的硬件技术。 0、主存与cache的地址映射有（全相联）、（直接）（组相联）三种方式。其中（组相联）方式，适度地兼顾了前二者的优点又尽量避免其缺点。
11、半导体SRAM靠（触发器）存储信息，半导体DRAM则是靠（电荷存储器件存储信息）。 12、DRAM存储器的刷新一般有（集中式、分散式和异步式）三种方式，之所以刷新是因为（有电荷泄漏，需定期补充）。
13、使用cache是为了解决（CPU和主存的速度匹配，提高主存速度）问题，存储管理主要由（硬件）实现。使用虚拟存储器是为了解决（扩大主存容量和地址分配）问题，存储管理主要由（软件）实现。后一种情况下，CPU（ 不能直接）访问第二级存储器。
14、虚拟存储器通常由（ 主存）和（辅存）两级存储系统组成。为了在一台特定的机器上执行程序，必须把（逻辑地址）映射到这台机器主存储器的（物理地址）空间上，这个过程称为（地址映射）。
15、为了便于主存和辅存之间的信息交换，虚拟存储器一般采用（二维）或三维的复合地址格式。根据地址格式不同，虚拟存储器分为（页式、段式和 段页式）三种。
16、根据目前常用的存储介质可以把存储器分为（半导体存储器、磁表面存储器和光存储器）3 种。
17、 ROM 可分为掩模式只读存储器（ MROM ） 、可编程只读存储器（ PROM ） 、可擦除可编程只读存储器（ EPROM ） 和电擦除可编程只读存储器（ EEPROM ） 4 种。
18、采用 4K × 4 位规格的静态 RAM 存储芯片扩展为 32K × 16 位的存储器，需要这种规模的存储芯片（ 32 ）片。
19、要组成容量为 4K × 8 位的存储器，需要 8 片 4K × 1 位的静态 RAM 芯片并联，或者需要 4 片 1K × 8 位的静态 RAM 芯片串联。
20、 Cache 的地址映射方式有（直接映射、全相联映射和组相联映射）3 种。
21、某台计算机的内存储器设置有32位的地址线，16位并行数据输入/输出端，它的最
32
大存储容量是（2×16位）。
22、某ＳＲＡＭ的单元存放有一个数据如３ＣＨ，ＣＰＵ将它读取后，该单元的内容是（3CH）。
23、三级存储系统是由（ Cache ）、主存储器和（辅（外）存）构成。
24、一个具有8KB直接映像Cache的32位计算机系统，主存容量为32MB，假定该Cache中块的大小为4个32位字。主存地址中区号（ 12 ）位，块号（ 9 ）位，块内地址（ 4 ）位。主存地址为ABCDEF16的单元在Cache中的位置是（DEFH ）。 解：区号：32MB/8KB=4K， 12位 块号：8KB/4*4B=512， 9位
块内地址：4*32/8=16， 4位（字节地址）
主存地址为ABCDEF16的单元在Cache中的位置是0 1101 1110 1111，即DEF16 25、地址线A15～A0（低），若选取用16K×1存储芯片构成64KB存储器，则应由地址码（ 最高2位 ）译码产生片选信号。
解：用16K×1芯片构成64KB的存储器，需要的芯片数量为：(64K×8)/(16K×1)=32，每8片一组分成4组，每组按位扩展方式组成一个16K×8位的模块，4个模块按字扩展方式构
16
成64KB的存储器。存储器的容量为64K=2，需要16位地址，选用A15-A0为地址线；每个
14
模块的容量为16K=2需要14位地址，选用A13-A0为每个模块提供地址；A15、A14通过2-4译码器对4个模块进行片选。
26、将2K×4位的RAM存储芯片构成一个8KB的存储器，所需的芯片数量（ 8 ）片，需要（ 13 ）根地址线寻址该存储器，每个芯片需要（ 11 ）位地址，它们是（ A0-A10 ），片选信号由（ A11 A12 ）提供。
解：用2K×4位／片的RAM存储芯片构成一个8KB（8K×8位）的存储器，所需的芯片数量为：（8K×8）/（2K×4）=8片，每两片作为一组共4组，每组内采用位扩展法组成一个2K×8的模块，4个2KX8的模块按字扩展法构成8K×8的存储器，即8KB的存储器。此存储器的
13
容量为8KB，需13位地址（2=8K），选用A12-A0作为地址线，A13，A14，A15不用，各芯片的容量均为2K，需11位地址，用A10~A0向每个芯片提供地址，All， A12通过一个2-4译码器对4个模块进行选择，每个输出控制一个模块内的两个芯片，各个模块的片选控制信号CS对应的输入分别为：00，01，10，11。
三、判断题
1．计算机的主存是由RAM和ROM两种半导体存储器组成的。（T） 2．CPU可以直接访问主存，而不能直接访问辅存。（T） 3．外（辅）存比主存的存储容量大、存取速度快。(F) 4．动态RAM和静态RAM都是易失性半导体存储器。（T） 5．Cache的功能全部由硬件实现。（T）
6．引入虚拟存储器的目的是为了加快辅存的存取速度。(F) 7．多体交叉存储器主要是为了解决扩充容量的问题。(F)
8．Cache和虚拟存储器的存储管理策略都利用了程序的局部性原理。（T） 9．多级存储体系由Cache、主存和辅存构成。（T） 10. CPU访问存储器的时间是由存储器的容量决定的。(F)
四、综合题
1、用512K×8 位的Flash 存储芯片组成一个4M×32 位的半导体只读存储器，存储器按字节编址，试回答以下问题：
（1）该存储器的数据线数和地址线数分别为多少？ （2）共需要几片这样的存储芯片？ （3）说明每根地址线的作用。 解：
（1）由于所需组成存储器的最终容量为4M×32 位，所以需要32 根数据线。而存储器又是以字节编址，所以我们需要将存储器的容量先转换成16M×8 位，所以需要地址线24 根（224=16M）。
（2）采用512K×8 位的Flash 存储芯片组成4M×32 位的存储器时，需要进行位扩展和字扩展：
位扩展：4 片512K×8 位的Flash 存储芯片位扩展可以组成512K×32 位的Flash 存储芯
片。
字扩展：8 组512K×32 位的Flash 存储芯片字扩展可以组成4M×32 位的存储器。 综上，一共需要4×8=32 片512K×8 位的存储芯片。 （3）在CPU 的24 根地址线中（A0～A23），地址线的作用分配如下： A0、A1、： 由于在进行位扩展中，使用了4 片512K×8 位的Flash 存储芯片，而存储器是按字节编址的，所以必须在某个时候都可以取到其中的任何一片，使用00、01、10、11 分别来标记这4 片。
A2～A20 ：每一片都是512K，所以需要19 位（219=512K）来表示。 A21、A22、、A23：因为在扩展中4 片一组，一共有8 组，所以需要用3 位地址线来决定取哪一组（通过3-8 译码器形成片选信号）
2、设有一个具有20位地址和64位字长的存储器，问： （1）该存储器能存储多少个字节的信息？
（2）如果存储器由256K x 8位SRAM芯片组成，需要多少片？ （3）需要多少位地址作芯片选择？为什么？ 【解】
20
（1）2 * 64 / 8 B = 1M * 8 B = 8 MB
（2）8MB / (256K * 8 / 8 B) = 8MB / 256KB = 32片
（3）∵每8片芯片组成一组256K * 64位的存储器，每片芯片有18位地址（对应于256K个存储单元）
∴低18位地址直接接芯片的18位地址端，高2位地址通过2：4译码器作芯片选择。
3、CPU执行一段程序时，cache完成存取的次数为2000次，主存完成存取的次数为180次，已知cache存储周期为40ns，主存存储周期为250ns，求cache的命中率、cache/主存系统的效率和平均访问时间。 【解】
Nc = 2000，Nm = 180 tc = 40 ns，tm = 250 ns
∴命中率h = Nc/(Nc+Nm) = 2000/(2000+180) = 0.917 = 91.7%
平均访问时间ta = h*tc+(1-h)tm = 0.917*40+(1-0.917)*250 = 57.43 ns 效率e = tc/ta = 40/57.43 = 0.6965 = 69.65%
4、什么是存储器的带宽？若存储器的数据总线宽度为32位，存取周期为200ns，则存储器的带宽是多少？
解：存储器的带宽指单位时间内从存储器进出信息的最大数量。
-9
存储器带宽 = 1/200ns ×32位 = 160M位/秒 = 20MB/秒（注：1ns=10s）
5、一个容量为16K×32位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？
1K×4位，2K×8位，4K×4位，16K×1位，4K×8位，8K×8位 解：地址线和数据线的总和 = 14 + 32 = 46根；
选择不同的芯片时，各需要的片数为： 1K×4：（16K×32） / （1K×4） = 16×8 = 128片 2K×8：（16K×32） / （2K×8） = 8×4 = 32片 4K×4：（16K×32） / （4K×4） = 4×8 = 32片 16K×1：（16K×32）/ （16K×1） = 1×32 = 32片
4K×8：（16K×32）/ （4K×8） = 4×4 = 16片 8K×8：（16K×32） / （8K×8） = 2×4 = 8片 6、设有一个具有24位地址和8位字长的存储器，求：
（1）该存储器能存储多少字节的信息？
（2）若存储器由4M×4位的RAM芯片组成，需要多少片？ （3）需要哪种译码器实现芯片选择？说明地址线分配情况 解：
⑴ 存储单元数为224＝16MB，故能存储16M字节的信息。
⑵ 由于存储容量为16MB（8位字长），每4M字节需要2片（位并联方式），故需芯片数为16/4×2＝8片。
⑶ 若用8片组成一个16M（8位字长），地址总线的低22位可直接连到芯片的A0-A21管脚，而地址总线的高2位（A22，A23）需要通过2：4线译码器进行芯片选择。存储器组成方案为位并联和地址串联相结合的方式。
7、CPU执行一段程序时，cache完成存取的次数为5000次，主存完成存取的次数为2000次。已知cache存取周期为40ns，主存存取周期为160ns。求：
1）Cache 命中率H，
2）Cache/主存系统的访问效率e， 3）平均访问时间Ta。
解：① 命中率 H = Nc/（Nc+Nm） = 5000/（5000+2000）=5000/5200=0.96 ② 主存慢于cache的倍率 R = Tm/Tc=160Ns/40Ns=4
访问效率：
ｅ＝ １／［ｒ＋（１－ｒ）Ｈ］＝１／［４+（１－４）×０.９６］ ＝８９.３℅
③ 平均访问时间 Ｔａ＝Ｔｃ／ｅ＝４０／０.８９３＝４５nｓ
8、某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM区域，现在用一个SRAM芯片（8K×8位）形成一个16K×16位的RAM区域，起始地址为（2000）16 。假设SRAM芯片有CS和WE控制端，CPU地址总线A15——A0 ，数据总线为D15——D0 ，控制信号为R / W（读 / 写），MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的）。要求：
（1）满足已知条件的存储器，画出地址译码方案。 （2）画出ROM与RAM同CPU连接图。
解 ：存储器地址空间分布如图所示，分三组，每组8K×16位。
由此可得存储器方案要点如下：
（1） 组内地址 ：A12 ——A0 （A0为低位）； （2） 组号译码使用2 ：4 译码器；
（3） RAM1 ，RAM 2 各用两片SRAM芯片位进行并联连接，其中一片组成高8位，另一片
组成低8位。
（4） 用 MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码器工作。
（5） CPU的R / W 信 号与SRAM的WE端连接，当R / W = 1时存储器执行读操作， 当
R / W = 0时，存储器执行写操作。