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延迟时间6.0ns 图1-19 （四）管脚重新分配与定位
启动MAX+plusII\\Floorplan Editor, 如果在编译前未分配则出现如图1-20所示的芯片管脚自动分配图，其中已分配的管脚为蓝色，未分配的管脚为白色，不能用的管脚为黑色。通过在芯片空白处双击左键可以在芯片外部与芯片内部之间切换，以便观察芯片内部逻辑块，如图1-21，22所示。
图1-20
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图1-21
图1-22
如果我们需要更改其管脚分配，以便与外设电路进行匹配则按以下步骤进行：
1、点击Assign\\Pin/location/chip菜单，弹出如图1-23所示对话框，此时可以进行器件重新设置，输入节点名及其所要布线的管脚号，点击Add，此时若要修改只需重新输入相应的信息然后点击Change即可，。当所有的管脚布置后点击OK则管脚分配就完成了，重新分配的管脚图如图1-24所示，这一步也可在完成电路原理图编辑完成后直接进行。
2、每次管脚分配好后必需重新编译，否则其管脚分配还是当初的自动分配状态。
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图1-23
图1-24
（五）器件的下载编程与硬件实现 一）器件的下载编程
1、ALTERA的PLD编程可通过编程器、JTAG在系统编程、ALTERA在线配置等三种方式进行，本实验采用JTAG在系统编程，当编程下载电缆把计算机并口与实验箱上的下载接口连接好后，打开实验箱电源。
2、 关闭多个器件的JTAG编程选项（如果是打开的），启动MAX+plusII/Programmer菜单，若是第一次启用则会出现硬件设置Hard Ware Setup对话框，此时只需选择Byte blaster并按OK即可。
3、下载则选中主菜单上的JTAG/Multi-Device JTAG Chain菜单，若它的前面已打勾则直
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接选主菜单上的File/Select Programming File…菜单，出现如图1-25及图1-26所示，并按OK即可，该操作进行下载文件的选择。最后再检查一下在Programmer窗口中所显示的器件和下载文件（CPLD对应的是*.pof文件;FPGA对应的是*.sof文件）是否与预设的相符。然后点击Programmer进行*.pof文件的下载,若为FPGA则选Configure进行*.sof文件的下载。
图1-25
图1-26
4、最后再检查一下在Programmer窗口中所显示的器件和下载文件（CPLD对应的是*.pof文件;FPGA对应的是*.sof文件）是否与预设的相符。然后点击Programmer进行*.pof文件的下载, 在编程器Programmer中不能用的为灰色，如图1-26所示，若为FPGA则选Configure进行*.sof文件的下载。
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图1-27
5、下载编程成功则显示图1-27所示,单击“确定”即可，接着在实验箱上验证。如果不能正确下载，请点击图1-26中的JTAG/Detect JTAG Chain info按钮进行JTAG测试，查找原因，直至完成下载，最后按OK退出。至此，我们就完成了PLD的从设计到下载编程实现的整个过程。
二）在实验箱上进行实际测试
用三个拨码开关K1,K2,K3（模块（22）开关设置）代表一位全加器的三个输入A,B,Cin,将模块（23）设置跳接的S7设置为ON,其余设置为OFF。通过改变其输入、记录其输出（模块（12）输出指示），分析记录看其是否与实际相符，至此我们才能真正判断设计是否正确。
第二部分 HDL设计法
基本步骤与原理图输入法设计类似，不同之处在于这里是文本输入而已。 1． 启动File\\New菜单，出现如图1-2所示。
2． 选择Text Editor File, 点击OK即可，如图1-28所示。
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