实验一 设计含异步复位和同步加载功能的加法计数器
一、实验目的
学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。
二、实验原理
在Quartus II 上对源程序进行编辑、编译、综合、适配、仿真。说明源程序各语句的作用，详细描述其功能特点，给出其所有信号的时序仿真波形。RST为异步清零信号，高电平有效；CLK是锁存信号；EN为计数使能信号，LOAD为加载控制信号，DATA为预置数。当时钟信号CLK、加载控制信号LOAD、复位信号RST或时钟使能信号EN中任一信号发生变化，都将启动进程语句PROCESS。此时如果RST为‘0’，将对计数器清零，即复位，这项操作是独立于CLK的，因而称异步。
三、实验仪器
（1）配套计算机及Quartus II 软件
四、实验步骤
（1）完成含异步清零和同步使能的加法计数器的VHDL描述，并对其进行波形仿真，确定结果正确。
五、 VHDL仿真实验
（1）建立文件夹E：\alteral\edashiyan\che3-20,启动QuartusII软件工作平
台，打开并建立新工程管理窗口，完成创建工程。