目录
第1章 绪论 ....................................................... 2
1.1研究背景.................................................... 2 1.2研究目的.................................................... 3
第2章 EDA简介 ................................................... 4
2.1 EDA技术介绍................................................ 4 2.2 VHDL简介................................................... 4 2.3 Quartus II简介............................................. 5 2.4 可编译逻辑器件 FPGA/CPLD简介............................... 6
第3章 四组智力抢答器的设计 .................................... 7
3.1系统设计要求................................................ 7 3.2顶层模块的设计.............................................. 7 3.3抢答判别模块的设计......................................... 11 3.4计分模块的设计............................................. 14 3.5 7段LED显示驱动模块的设计................................. 15
第4章 四组智力抢答器的仿真结果 ............................. 17
4.1顶层模块的仿真结果......................................... 17 4.2 抢答判别模块的仿真结果 .................................... 17 4.3 计分模块的仿真结果 ........................................ 18 4.4 7段LED显示驱动模块的仿真结果............................. 18
总 结 ............................................................. 20 参考文献 ......................................................... 21 致 谢 ............................................................. 22 附 录 ............................................................. 23
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摘要
本设计实现了四组智力抢答器的逻辑功能，主要由抢答鉴别模块、计分模块、7段译码显示模块、顶层模块等部分组成。采用VHDL语言编写代码，并在Quartus II6.0环境进行编译仿真，通过分析仿真结果，可以很好的完成抢答器的预定功能和要求。 关键词： VHDL；Quartus II6.0；抢答器
ABSTRACT
This design implements the logic function of the four-group intelligence Responder. It is mainly composed of the identification module of answering machine, scoring module, 7-segment decode display module, top-level module and so on. The whole code is described in the VHDL Hardware Description Language, and carried on the compiling and testing in the Quartus||6.0. By analyzing the results of simulation ,it shows that the answering machine has meet the expected functions and requirements .
Key words: VHDL;Quartus II6.0;Responder
第1章 绪论
1.1研究背景
人类社会进入到高度发达的信息化社会，信息社会的发展离不开电子产品的进步。现代电子产品在性能提高、复杂度增大的同时，价格却一直呈下降趋势，而且产品更新换代的步伐也越来越快，实现这种进步的主要原因就是生产制造技术和电子设计技术的发展。前者以微细加工技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集成数千万个晶体管；后者的核心就是EDA技术。没有EDA技术的支持，想要完成上述超大规模集成电路的设计制造是不可想象的,但是面对当今飞速发展的电子产品市场，设计师需要更加实用、快捷的EDA工具，使用统一的集体化设计，改变传统的设计思路，将精力集中到设计构想、方案比较和寻找优化设计等方面，需要以最快的速度，开发出性能优良、质量一流的电子产品，对EDA技术提出了更高的要求。传统的EDA设计方法采用自
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底向上的设计方法，一般先按电子系统的具体功能要求进行功能划分，然后对每个子模块画出真值表，用卡诺图进行手工逻辑简化，写出布尔表达式，画出相应的逻辑线路图，再据此选择元器件，设计电路板，最后进行实测与调试，由于无法进行硬件系统功能仿真，如果某一过程存在错误，查找和修改十分不便，所以这是一种费时、费力的设计方法,而现代电子设计技术(EDA)是自顶向下且先进高效的。在电子产品的设计理念、设计方式、系统硬件构成、设计的重用性、知识产权、设计周期等方面,EDA技术具有一定的优势[1]。所以本次设计的抢答器抛弃了传统的设计方法，选择了采用主流的EDA技术进行设计。
1.2研究目的
智力竞赛是“快乐学习”这一教育模式的典范，它采用在规定的一段时间内抢答和必答等方式，在给人们的生活带来乐趣的同时，也使参与者和观众在愉悦的氛围中学到一些科学知识和生活知识，因此很受大家的喜欢。但是，在这类比赛中，对于谁先谁后抢答，在何时抢答，如何计算答题时间等等问题，若是仅凭主持人的主观判断，就很容易出现误判。所以，我们就需要一种具备自动锁存，置位，清零等功能智能抢答器来解决这些问题。
智能竞赛抢答器是一种应用十分广泛的设备，在各种竞赛、抢答场合中，它都能客观、迅速地判断出最先获得发言权的选手。早期的抢答器只是由三个三极管、可控硅、发光管等器件组成的，能通过发光管的指示辨认出选手号码。现在大多数智能抢答器都是由单片机或数字集成电路构成的，并且新增了许多功能，如选手号码显示，抢按前或抢按后的计时，选手得分显示等功能[2]。
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第2章 EDA简介
20世纪末，电子技术获得飞速的发展，作为现代电子设计的核心EDA扮演的角色也越来越重要。由于电子领域的变化可谓是日新月异，所以本章就简单的介绍一下EDA技术和EDA中几个重要的名词。
2.1 EDA技术介绍
电子设计技术的核心就是EDA技术，EDA是指以计算机为工作平台，融合应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包，主要能辅助进行三方面的设计工作，即IC设计、电子电路设计和PCB设计。EDA技术已有30年的发展历程，大致可分为三个阶段。70年代为计算机辅助设计(CAD)阶段，人们开始用计算机辅助进行IC版图编辑、PCB布局布线，取代了手工操作。80年代为计算机辅助工程(CAE)阶段。与CAD相比，CAE除了有纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计。CAE的主要功能是：原理图输入，逻辑仿真，电路分析，自动布局布线，PCB后分析。90年代为电子系统设计自动化(EDA)阶段。
高层次设计是一种“自顶向下”的全新设计方法，这种设计方法首先从系统设计入手，在顶层进行功能方框图的划分和结构设计。在方框图一级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述，在系统一级进行验证。然后，用综合优化工具生成具体门电路的网络表，其对应的物理实现级可以是印刷电路板或专用集成电路[3]。由于设计的主要仿真和调试过程是在高层次上完成的，这既有利于早期发现结构设计上的错误，避免设计工作的浪费，又减少了逻辑功能仿真的工作量，提高了设计的一次成功率。
2.2 VHDL简介
VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language，诞生于 1982 年。1987 年底，VHDL被 IEEE 和美国国防部确认为标准硬件描述语言。
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VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分，及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用，它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来，VHDL 语言主要具有以下优点：VHDL 语言功能强大、设计方式多样、VHDL 语言具有强大的硬件描述能力、VHDL 语言具有很强的移植能力、VHDL 语言的设计描述与器件无关、 语言程序易于共享和复用[4]。
2.3 Quartus II简介
EDA给出的实验和设计多是基于Quartus Ⅱ的，其应用方法和设计流程对于
其他流行的EDA工具而言具有一定的典型性和一般性，所以对此作一些介绍。
Quartus Ⅱ 是Altera提供的FPGA/CPLD开发集成环境，Altera是世界上最大的可编程逻辑器件供应商之一。Quartus Ⅱ 在21世纪初推出，是Altera前一代FPGA/CPLD集成开发环境MAX+plus Ⅱ的更新换代品，其界面友好，使用快捷。
Altera的Quartus Ⅱ提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统（SOPC）设计的综合环境和SOPC开发的基本设计工具，并为Altera DSP开发包进行系统模型设计提供了集成综合环境。Quartus Ⅱ设计工具完全支持Verilog，VHDL的设计流程，其内部嵌有Verilog，VHDL逻辑综合器。Quartus Ⅱ也可以利用第三方的综合工具，如Leonardo Spectrum,Synplify Pro,DC-FPGA,并能直接调用这些工具，如ModelSim。此外，Quartus Ⅱ与MATLAB和DSP Builder结合，可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具。
Quartus Ⅱ包括模块化的编译器。编译器包括的功能模块有分析/综合器（Analyzersis&Synthesis），适配器（Fitter）,时序分析器（Timing Analyer），
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