（6）【simulation report】选项：生成功能仿真报告。
（7）【compiler tool】选项：它是一个编译工具，可以有选择对项目中的各个文 件进行分别编译。
（8）【simulation tool】选项：对编译过电路进行功能仿真和时序仿真。 （9）【classic timing analyzer tool】选项：classic时序仿真工具。
（10）【powerplay power analyzer tool】选项：PowerPlay 功耗分析工具。
图2.6Quartus II菜单栏运行下拉图
5) 【tools】菜单 【tools 】菜单的功能是
（1）【run EDA simulation tool 】选项：运行EDA仿真工具，EDA是第三方仿真工具。
（2）【run EDA timing analyzer tool 】选项：运行EDA时序分析工具，EDA是第三方仿真工具。
（3）【Programmer 】选项：打开编程器窗口，以便对 Altera 的器件进行下载编程。
图2.7Quartus II仿真菜单下拉图
2.1.2 工具栏
工具栏紧邻菜单栏下方，它其实是各菜单功能的快捷按钮组合区。
2.8Quartus II菜单栏图
图2.9Quartus II菜单栏按键功能图
2.1.3 功能仿真流程
1、新建仿真文件
图2.10Quartus II菜单栏新建文件夹图
2、功能方正操作
在菜单上点processing在下拉菜单中，如下图：
图2.11Quartus II菜单栏processing下拉图
2.2 Verilog HDL语言介 2.2.1
什么是verilog HDL语言
Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构
组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。
Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Ve rilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。
Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然,
完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。 2.2.2
主要功能
下面列出的是Verilog硬件描述语言的主要能力：
? 基本逻辑门，例如and、or和nan d等都内置在语言中。
? 用户定义原语（UP）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。
? 开关级基本结构模型，例如pmos和nmos等也被内置在语言中。 ? 提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。
? 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模。
? Verilog HDL中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。
? 能够描述层次设计，可使用模块实例结构描述任何层次。
? 设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。 ? Verilog HDL不再是某些公司的专有语言而是IEEE标准。
? 人和机器都可阅读Verilog语言，因此它可作为EDA的工具和设计者之间的交互语言。
? Verilog HDL语言的描述能力能够通过使用编程语言接口（PLI）机制进一步扩展。PLI是允许外部函数访问Verilog模块内信息、允许设计者与模拟器交互的例程集合。
? 设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（RTL）到算法级，包括进程和队列级。
? 能够使用内置开关级原语在开关级对设计完整建模。
? 同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。
? Verilog HDL能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示。这些值也能够用于与期望值比较，在不匹配的情况下，打印报告