计算机组成原理——习题与解析 第三章 运算方法和运算器 邵桂芳
②G开门，ADD，ALU.O?OM(V)?IB?R0 (4) 2(R0)?(R1)?1?R0的操作步骤：
①(R0)?IB?B；B?RM(2B)?ALU.R； ②(R1)?IB?A；A?LM(A)?ALU.L ；
③G开门，ADD，?1?；ALU.O?OM(V)?IB?A；(A)?LM(A)?ALU.L ④ “全1”?B；(B)?RM(B)?ALU.R； ⑤G开门，ADD，ALU.O?OM(V)?IB?R0
5.图3.10所示的运算器如何完成下列操作，请写出操作步骤。 (1) 2(R0)?R0 (2) (R0)?1?R0
(3) (R0)?(R1)?1?R0 (4) (R0)OR(R1)?1?R0 (5)2(R0)?(R1)?1?R0 (6) (R0)?(R1)/2?R0
解：
（1）2(R0)?R0的操作步耀
(R0)?IB?RM(D)?ALU.R；
0?ALU.L (LM的任何信号都不加，即与或门的所有与门都封死，输出端使得到全0) ADD；ALU.O?AC
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(AC)?LM(L)?ALU.L；RM(0)?ALU.R；ADD；ALU.O?AC
(AC)?IB(发D控制信号)?R0
(2) (R0)?1?R0的操作步骤：
(R0)?IB?RM(D)?ALU.R；0?ALU.L；?1?；ADD；ALU.O?AC
(AC)?IB(发D控制信号)?R0
(3) (R0)?(R1)?1?R0的操作步骤
(R0)?IB?RM(D)?ALU.R；0?ALU.L；ADD；ALU.O?AC
(AC)?LM(A)?ALU.L；(R1)?IB?RM(D)?ALU.R；ADD；ALU.O?AC (AC)?LM(A)?ALU.L；RM(1)?ALU.R；ADD；ALU.O?AC
(AC)?IB(发D控制信号)?R0
(4) (R0)OR(R1)?1?R0的操作步骤
(R0)?IB?RM(D)?ALU.R；0?ALU.L；ADD；ALU.O?AC(AC)?LM(A)?ALU.L；(R1)?IB?RM(D)?ALU.R；OR；ALU.O?AC(AC)?LM(A)?ALU.L；RM(1)?ALU.R；ADD；ALU.O?AC
(AC)?IB(发D控制信号)?R0
（5）2(R0)?(R1)?1?R0的操作步骤
(R0)?IB?RM(D)?ALU.R；0?ALU.L；ADD；ALU.O?AC
(AC)?LM(L)?ALU.L；(R1)?IB?RM(D)?ALU.R；?1?；ADD；ALU.O?AC(AC)?LM(A)?ALU.L；RM(1)?ALU.R；ADD；ALU.O?AC
(AC)?IB(发D控制信号)?R0
（6）(R0)?(R1)/2?R0的操作步骤：
(R1)?IB?RM(D)?ALU.R；0?ALU.L；ADD；?1?；ALU.O?AC
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AC?LM(R)ALU.L；R(0)?IB?RM(D)?ALU.R ADD；ALU.O?AC
AC?IB(发D控制信号)?R0
6．设计8位字长的基本二进制加减法器。 解：字长为8位，两个操作数为：
[x]补?x0.x1x2?x7 [y]补?y0.y1y2?y7
其中，x0、y0位为符号位，基本二进制加减法器的逻辑框图如图3．11所示c图中P端 为选择补码加减法运算的控击端。做加法时，P端信号为0，yi(i?0,1,?,7) 分别送入相应的一位加法器∑i，实现加法运算；减法运算时，P端信号为1，yi(i?0,1,?,7)分别送入相应的一位加法器∑i，同时C0?1，即送入加法器的数做了一次求补操作，经加法器求和便实现了减法运算。S0~S7为和的输出端。这里采用变形补码运算，最左边一位加法器∑。是为判断溢出而设置的，V端是溢出指示端。寄存器C寄存第一符号位产生的进位，也就是变形补码的模。
图3.11 基本二进制补码加减法的实现逻辑框图
7．某加法器进位链小组信号为C4C3C2C1，低位来的信号为C0，请分别按下述两种方式写出C4C3C2C1的逻辑表达式。
(1)串行进位方式 (2)并行进位方式 解：
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（1） 串行进位方式
C1?G1?P1B1,P1?A1?B1 1C0 G1?AC2?G2?P2C1 G2?A2B2,P2?A2?B2
C3?G3?P3C2 G3?A3B3,P3?A3?B3
C4?G4?P4C3 G4?A4B4,P4?A4?B4
（2） 并行进位方式 C1?G1?P1C0
C2?G2?P2G1?P2P1C0
C3?G3?P3G2?P3P2G1?P3P2P1C0
C4?G4?P4G3?P4P3G2?P4P3P2G1?P4P3P2P1C0
其中，G1~G4和P1~P4表达式与串行进位方式相同。 8.用74181和74182设计如下三种方案的32位ALU：
（1）行波进位方式 (2)两重进位方式 (3)三重进位方式 解： (1)行波进位方式
（2）两重进位方式
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（3）三重进位方式
9．试设计BCD码的十进制加法器单元电路，用74181实现，画出其框图。 解：8421码用二进制求和时，在以下两种情况下需要加6进行修正。 (1)当和超过9时，需要加6进行修正。例如5+6，利用8421码进行加时，应写为0101+0110，其正确的结果应为11，即00010001，但0101+0110=1011不是正确的结果，应加6即0110进行修正，1011+0110：10001。
(2)有进位时，需要加6进行修正。例如8+9=17，用8421码进行加运算时，算式为 1000+1001，其结果=10001，17的8421码为00010111，因此结果不正确，把10001加6进行修正，即10001+0110=10111，结果正确。
根据以上原理，用74181实现的BCD码的十进制加法器单元电路如图3.15所示。
10．余3码编码的十进制加法规则如下：两个一位十进制数的余3码相加，如结果无进位，则从和数中减去3(加上1101)；如结果有进位，则和数中加上3(加上0011)即得和数的余3
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