基于FPGA的等精度频率计的设计与实现
(2)关键步骤的实现 （a） 功能仿真
逻辑仿真器 调用模块的 行为仿真模型 RTL代码 测试程序 （test bench） 测试数据 说明：
“调用模块的行为仿真模型”指的是RTL代码中引用的由厂家提供的宏模块
/IP，如Altera 提供的LPM库中的乘法器、存储器等部件的行为模型。
(b)逻辑综合
EDIF网表 （netlist） 6 RTL代码 调用模块的 黑盒子接口 设置综合目标和约束条件 逻辑综合器 HDL网表 （netlist）
基于FPGA的等精度频率计的设计与实现
说明：
“调用模块的黑盒子接口”的导入，是由于RTL代码调用了一些外部模块，而这些外部模块不能被综合或无需综合，但逻辑综合器需要其接口的定义来检查逻辑并保留这些模块的接口。
(c)前仿真
逻辑仿真器 HDL网表 （netlist） 调用模块的 行为仿真模型 测试程序 （test bench） 测试数据 逻辑综合器 说明：
一般来说，对FPGA设计这一步可以跳过不做，但可用于debug综合有无问题。 (d)布局布线
EDIF网表 （netlist）
逻辑综合器 调用模块的 综合模型 7 设置布局布线约束条件 FPGA厂家工具 基于FPGA的等精度频率计的设计与实现
下载/编程文件 HDL网表 （netlist） SDF文件 （标准延时格式） (e)后仿真（时序仿真）
逻辑仿真器 HDL网表 （netlist） SDF文件 （标准延时格式） FPGA基本单元仿真模型 测试程序 （test bench） FPGA厂家工具 测试数据
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2.2 Max+plusⅡ概述
Max+plusⅡ是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上
最大可编程逻辑器件的供应商之一。Max+plusⅡ界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plusⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。
2.2.1 Max+plusⅡ开发系统的特点
（1）开放的界面
Max+plusⅡ支持与Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。 （2）与结构无关
Max+plusⅡ系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。 （3）完全集成化
Max+plusⅡ的设计输入、处理与较验功能全部集成在统一的开发环境下，这样可以加快动态调试、缩短开发周期。 （4）丰富的设计库
Max+plusⅡ提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function）。 （5）模块化工具
设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。
（6）硬件描述语言（HDL）
Max+plusⅡ软件支持各种HDL设计输入选项，包括VHDL、Verilog HDL和Altera自己的硬件描述语言AHDL。 （7）Opencore特征
Max+plusⅡ软件具有开放核的特点，允许设计人员添加自己认为有价值的宏函
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数。
第三章 等精度频率计的设计原理
3.1 设计要求:
（1）对于频率测试功能，测频范围为0.1 Hz～200 MHz；对于测频精度，测频全域相对误差恒为百万分之一。
（2）对于周期测试功能，信号测试范围与精度要求与测频功能相同。 （3）对于脉宽测试功能，测试范围为0.l us～1s，测试精度为0.01 us。 （4）对于占空比测试功能，测试精度为1%～99%。
3.2 频率测量
众所周知，所谓“频率”就是周期性信号在单位时间(1s)内变化的次数。若在一定时间间隔T内测得这个周期性信号的重复变化次数N，则其频率可衰示为f=N/T 。
等精度频率计测频率的原理框图可示如图1(a)。其中脉冲形成电路的作用是：将被测信号变成脉冲信号，其重复频率等于被测频率fx。时间基准信号发生器提供标准的时间脉冲信号、若其周期为1s。则门控电路的输出信号持续时间亦准确地等于1s。闸门电路由标准秒信号进行控制，当秒信号来到时，闸门开通．被测脉冲信号通过闸门送到计数译码显示电路。秒信号结束时闸门关闭，计数器停止计数，各点的波形如图1(b)所示。由于计数器计得的脉冲数N是在1秒时间内的累计数 所以被测频率fx=NHz。
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